清晨出门散步，你打开手机里的计步器。每迈出一步，数字就跳一次：1、2、3……到 9999 后再走一步，屏幕突然归零，清脆地“叮”一声——你完成了今天的万步目标。这个看似平凡的计步过程，正是数字电路世界里最基础也最迷人的角色：计数器。而那个“叮”的一声，恰似计数器溢出时送出的一记脉冲，被分频器拿来当作新的节奏。 如果把数字系统的运行比作一支步伐整齐的军队，那么时钟信号就是指挥官喊出的“一二一”口令，每个触发器则是听到口令才迈步的士兵。计数器就是一名用心记数的小队长，它数出“走了多少步”；分频器则是负责“每走完 N 步就拍一次掌”的领队，把高频的脚步声变换成低频的节拍供其他人踩准。无论是手机里的秒表、路由器里的时间戳，还是芯片内部像血管一样铺满整颗硅片的时钟树，背后都站着一群不知疲倦的计数器与分频器。 这篇文章，我们就从“数步数”讲起，一步步掀开计数器与分频器的面纱：它们如何工作、同步与异步有何差别、如何定制计数范围、如何级联产生海量分频、如何倒着数，以及怎样用“每次只动一位”的优雅舞步避开毛刺陷阱。

岗位关联

对 AI 从业者而言，理解计数器与分频器就是理解“时间如何被离散地度量”。无论是设计 AI 芯片的时钟网络、调试边缘设备的实时时钟，还是读懂 FPGA 加速卡的时序报告，这套底层直觉都会成为你与硬件世界对话的通用语言。

目录
  1. 可视化演示
  2. 计数基本原理
  3. 同步异步计数
  4. 任意模数设计
  5. 级联分频技术
  6. 可逆计数器
  7. 格雷码计数
  8. RTL实现验证
  9. AI 应用场景
  10. Python 演示
  11. 常见误区
  12. 面试题

可视化演示

展示同步计数器波形与进位传播、级联分频器时钟分频链与格雷码抗毛刺计数原理，帮助理解数字电路时序逻辑设计。

本节配有交互动效（进入视口后自动加载，约 3KB）。

'+captions.sync+'

计数基本原理

清晨的计步器从 0 开始，每走一步加 1，这个“加 1”的动作看似简单，背后却需要一个绝对稳定的节拍器——时钟脉冲。时钟就像部队里的口令“一二一”，所有触发器听到同一个边沿才更新状态。计步器之所以不会乱跳，正是因为每一步都踩在相同的节拍上。

从技术上看，一个 N 位二进制计数器由 N 个触发器和少量进位逻辑组成，每个时钟上升沿把存储的二进制数加 1。三个触发器就能数出 0 到 7，共 8 个状态；四个触发器则数 0 到 15。这里的"8""16"就是计数器的模（modulus），它决定了计数器数满多少步后会回到 0 重新开始。

回到计步器的画面：你的手机计步器内置一个 32 位计数器，模约 42.9 亿，足够你走一辈子不归零；而后面要讲的分频器，就是用这“归零瞬间的叮一声”来产生新节奏的。

mod=2N,计数范围： 0∼2N−1\displaystyle \text{mod} = 2^{N}, \quad \text{计数范围：}\ 0 \sim 2^{N}-1
这个公式用一句话说就是：N 个触发器能表示 2 的 N 次方种不同状态，数值从 0 排到 2 的 N 次方减 1。
  1. 模长的来源N 个触发器每一位都可以独立存 0 或 1，所以总状态数是每一位取值数的连乘，即 2 的 N 次方。
    2N\displaystyle 2^{N}
  2. 范围的写法计数器从 0 开始递增，最大能数到的值是全部位都为 1，也就是总状态数减 1。
    0∼2N−1\displaystyle 0 \sim 2^{N}-1
  3. 回到起点当计数值达到最大值后再加 1，所有位翻回 0，同时送出一个溢出脉冲，这个脉冲正是分频器的“原料”。
    (2N−1)+1≡0(mod2N)\displaystyle (2^{N}-1)+1 \equiv 0 \pmod{2^{N}}

同步异步计数

想象一支体操方阵要变换队形：最稳妥的做法是所有人听同一个口令同时迈步，这叫“同步”；另一种做法是排头先动，拍一下排尾的肩膀，排尾再传下去，这叫“异步”。同步计数器正是前者，所有触发器共享同一个时钟，动作整齐划一；异步计数器则是后者，前一级触发器的输出当作后一级的时钟，像接力传话一样一路传下去。

异步计数器有一个别名——行波计数器，因为进位像水波一样逐级扩散。假设每级触发器从时钟沿到输出稳定的延迟是 t_pd，那么 8 级异步计数器的最坏延迟就是 8 倍的 t_pd。在这段时间内，输出像是“正在传话”的队列，可能读到中间状态，产生毛刺。同步计数器因为共享时钟，输出更新只需要一个时钟周期内的有限逻辑延迟，时序干净得多。

所以体操方阵越大，越需要统一口令。工程上追求高可靠和高速度的场合通常选同步计数器，而异步计数器只在低速率、低成本的简单电路里出现，比如早期的分频玩具级电路。

fmax⁡=1N×tpd\displaystyle f_{\max} = \frac{1}{N \times t_{pd}}
这条公式是异步计数器的“速度天花板”：N 级延迟全部串起来，总延迟越大，能跑的最高频率就越低。
  1. 总延迟求和每一级触发器都会贡献一个传播延迟 t_pd，N 级首尾相接，把延迟相加得到总延迟。
    N×tpd\displaystyle N \times t_{pd}
  2. 频率与周期互倒时钟频率等于周期的倒数，所以总延迟对应的最高频率就是取倒数。
    fmax⁡=1N×tpd\displaystyle f_{\max} = \frac{1}{N \times t_{pd}}
  3. 对比参照若单级延迟为 1ns，4 级同步计数器几乎不受级数影响，而异步计数器最高频率只剩 250MHz，级数越多差距越大。
    fmax⁡,4=14 ns=250 MHz\displaystyle f_{\max,4} = \frac{1}{4\,\text{ns}} = 250\,\text{MHz}

任意模数设计

假如你今天不想走 1 万步，而是想走 6000 步——一个不是 2 的整数次幂的目标，计步器该怎么处理？对计数器来说，这就是“任意模数计数器”要解决的问题：让模 M 可以等于 6、10、13 这样的任意整数，而不是固定的 2 的 N 次方。

最直接的方法是清零法：用 N 位计数器数到 M−1 后，产生一个清零信号，让计数器直接跳回 0。例如用 4 位计数器实现模 10，就数 0、1、2……9，检测到 9 时下一个时钟清零。另一种更优雅的办法是预置数法：不让计数器从 0 开始，而是从一个“预先算好的初值”开始数，数满 2 的 N 次方后自然溢出回绕，等效模正好是 M。这个初值要用下面的公式计算：

这就像把马拉松起跑线往后挪几公里，让终点恰好落在你设定的目标距离。清零法实现简单但要注意异步清零可能带来瞬间毛刺；预置数法状态干净，是工程中更常用的方案。

P=2N−M\displaystyle P = 2^{N} - M
这里的 P 是预置数法的起始计数值：从 P 数到满量程 2 的 N 次方减 1，总共经历的步数刚好是 M。
  1. 满量程N 位计数器能容纳的状态总数是 2 的 N 次方。
    2N\displaystyle 2^{N}
  2. 预留空间要达到模 M，需要让计数器从满量程“退回去” M 步再开始数，所以初值是满量程减去 M。
    P=2N−M\displaystyle P = 2^{N} - M
  3. 实例验证3 位计数器实现模 6，预置值是 8 − 6 = 2，从 2 数到 7 共 6 个状态（2、3、4、5、6、7），再溢出回 2。
    P=8−6=2\displaystyle P = 8 - 6 = 2

级联分频技术

马拉松赛道每 5 公里设一个补给站，你每跑完 5 公里，志愿者就在记录板上“咔哒”拨一下；等拨满 10 次，你已经跑完 50 公里了。计数器的溢出脉冲正是这样的“咔哒”——每数满 M 个时钟，就输出一个脉冲，这个操作就叫分频，输出的脉冲频率是输入时钟频率的 M 分之一。

单个计数器能实现的模数有限，但把它们串起来就能获得惊人的分频比，就像多个补给站层层汇总里程。一个实时时钟的经典实例：32.768kHz 的晶振经过 15 级二分频，得到精确的 1Hz 秒脉冲，驱动手表秒针跳动。

值得注意的是，分频输出的占空比未必是 50%。用计数溢出脉冲直接拿到的信号通常是“每 M 个周期出现一个高电平”，只有奇偶设计得当（比如用偶数分频且从中间状态翻转）才能得到对称方波。在时钟树综合中，工程师会小心翼翼地设计这些分频链，确保每一路时钟的占空比和相位都满足后级寄存器的要求。

fout=fclkM1×M2×⋯×Mk\displaystyle f_{out} = \frac{f_{clk}}{M_{1} \times M_{2} \times \cdots \times M_{k}}
级联的总分频比是每一级分频比的乘积，所以多级串联可以轻松实现几十万乃至上亿的分频。
  1. 单级分频一级模 M 的计数器每接收 M 个输入时钟才输出 1 个脉冲，频率变为原来的 M 分之一。
    fout,1=fclkM1\displaystyle f_{out,1} = \frac{f_{clk}}{M_{1}}
  2. 级联相乘第二级的输入已是第一级的输出，总效果是两级分频比连乘。
    fout,2=fclkM1×M2\displaystyle f_{out,2} = \frac{f_{clk}}{M_{1} \times M_{2}}
  3. 秒脉冲验证32768 ÷ 2 ÷ 2 ÷ …（15 次）＝ 1Hz，手表里那颗晶振的“嘀嗒”就是这么做出来的。
    32768215=1 Hz\displaystyle \frac{32768}{2^{15}} = 1\ \text{Hz}

可逆计数器

散步时有前进就有倒退，健身达人的计步器也支持“倒走模式”：退一步，步数减一。可逆计数器正是这种既能加又能减的计步器，它通过一个方向信号控制计数的走向——UP 为 1 时每来一个时钟加 1，DOWN 为 1 时每来一个时钟减 1。

可逆计数器的电路在普通计数器的基础上增加了一组方向控制逻辑：加计数时把当前值加 1 并产生进位，减计数时把当前值减 1 并产生借位。如果系统里需要同时知道“正着数了多少”和“反着扣了多少”，可逆计数器还能做成双时钟结构，用两个独立的时钟分别触发加和减。

这种“前后都能走”的能力在许多场景不可替代：步进电机的定位系统需要记录正转和反转的脉冲数来推算机械位置，电梯的楼层计数器需要根据上下行方向增减楼层号。可以说，可逆计数器是运动控制系统中最朴素的“位置记忆体”。

Nt+1={Nt+1若 UP=1Nt−1若 DOWN=1\displaystyle N_{t+1} = \begin{cases} N_{t} + 1 & \text{若 } UP = 1 \\ N_{t} - 1 & \text{若 } DOWN = 1 \end{cases}
这组状态方程说明可逆计数器的下一时刻取值完全由方向信号决定：加方向就递增，减方向就递减。
  1. 加计数分支当 UP 信号有效时，计数值在当前值基础上加 1。
    Nt+1=Nt+1\displaystyle N_{t+1} = N_{t} + 1
  2. 减计数分支当 DOWN 信号有效时，计数值在当前值基础上减 1。
    Nt+1=Nt−1\displaystyle N_{t+1} = N_{t} - 1
  3. 方向互斥工程上通常保证 UP 和 DOWN 不会同时为 1，避免同一时钟既加又减的竞争。
    UP⋅DOWN=0\displaystyle UP \cdot DOWN = 0

格雷码计数

楼里的电梯按键灯一次只亮一个数字，从 9 楼到 10 楼，灯从“9“直接跳到”10“并没有人觉得奇怪；但如果数字用七段数码管显示，你可能会看到”9“变”10“的瞬间中间闪过一个残缺的”8”——因为多个段同时灭和亮，亮度变化有先后。多位数同时翻转时产生的这种短暂乱象，在数字电路里叫毛刺。

格雷码就是为解决这个问题而生的“优雅步法”：相邻两个码之间只有一位发生变化。二进制数 0 到 7 对应格雷码依次是 000、001、011、010、110、111、101、100——你看，每一步都只动一位，像舞者滑步一样轻巧。它的转换规则非常简洁：

格雷码计数器在跨时钟域与异步 FIFO 设计中是绝对的明星。当数据从一个时钟域传到另一个时钟域时，如果多个位同时变化，采样电路可能抓到新老位混杂的中间值；而格雷码每次只变一位，无论何时采样，结果都只会是“当前值”或“前一值”之一，绝不会出现张冠李戴。

gi=bi⊕bi+1,gN−1=bN−1\displaystyle g_{i} = b_{i} \oplus b_{i+1}, \quad g_{N-1} = b_{N-1}
这个公式把二进制数的每一位与比它高一位的位做异或运算，就得到对应的格雷码位；最高位原样保留。
  1. 从低位到次高位第 i 位格雷码等于第 i 位二进制码与第 i+1 位（更高一位）二进制码异或。
    gi=bi⊕bi+1\displaystyle g_{i} = b_{i} \oplus b_{i+1}
  2. 最高位直通最高位没有更高位可异或，所以格雷码最高位直接等于二进制最高位。
    gN−1=bN−1\displaystyle g_{N-1} = b_{N-1}
  3. 数字验证二进制 4（100）逐位异或：最高位 1 保留，第二位 0⊕0=0，最低位 0⊕1=1，得到 110。
    1002→110Gray\displaystyle 100_{2} \rightarrow 110_{Gray}

RTL实现验证

再好的设计图纸也要先做样品、反复测试，才能放心量产。数字电路中的 RTL 设计就像画图纸，仿真验证就像试运行样品，而综合与时序约束则是把样品调教到满足量产标准。一个计数器从概念到芯片，要经历同样的旅程。

在 Verilog 里，一个带同步复位的模 10 计数器只需要几行代码：always @(posedge clk) 块中，复位有效时清零，计数到 9 时下一拍回 0，否则加 1。写完后用 testbench 产生时钟和复位，仿真波形里逐拍核对计数值是否按 0→1→…→9→0 循环。仿真通过后，还要进行时序约束——告诉工具时钟频率是多少、输入输出延迟多大，综合工具才能算出每个触发器之间逻辑是否来得及在一个周期内稳定下来。

回到计步器的比喻：图纸上的步数逻辑再完美，也要经过仿真“试走”一万步确认不会跳数，最后在时序约束下“验收”，确保在最高工作频率下每一步都踩得稳稳当当。这正是数字工程师把“计步器”送上流水线前的最后一关。

Tclk≥Tcq+Tlogic+Tsetup\displaystyle T_{clk} \ge T_{cq} + T_{logic} + T_{setup}
这是时序收敛的第一性原理：时钟周期必须大于触发器输出延迟、组合逻辑延迟与建立时间三者之和，任何一级都不允许“超时”。
  1. 输出延迟时钟沿到来后，触发器需要一段时间才能真正把数据送到输出端 Q，记作 T_cq。
    Tcq\displaystyle T_{cq}
  2. 逻辑延迟信号在组合逻辑门间传播需要时间，计数器里的加法进位链是主要消耗者。
    Tlogic\displaystyle T_{logic}
  3. 建立时间新数据必须在下一个时钟沿之前提前稳定，这个最短提前量叫 T_setup，三者相加后必须小于一个时钟周期。
    Tcq+Tlogic+Tsetup≤Tclk\displaystyle T_{cq} + T_{logic} + T_{setup} \le T_{clk}

AI 应用场景

场景一：AI芯片中的时钟分频网络

阶段：芯片前端设计与时钟规划

解决的问题：AI 加速芯片内部不同模块（NPU 阵列、DDR 控制器、PCIe 接口）工作频率往往不同，直接从外部晶振无法满足多档时钟需求。传统做法靠多个锁相环，成本与功耗居高不下；在锁相环输出后级联一组可配置计数器分频器，就能用同一个高频源派生出多路精确时钟。

具体案例：某边缘 AI 芯片需要 1.2GHz 内核时钟与 150MHz 片上网络时钟。设计人员在锁相环出 1.2GHz 后串联一级模 8 分频器，得到 150MHz；再分一级模 16 得到 75MHz 外设时钟，全部由计数器溢出脉冲驱动，省掉两路模拟锁相环。

场景二：MCU 定时器/看门狗模块设计

阶段：嵌入式系统软硬件协同设计

解决的问题：AI 模型的端侧部署离不开实时操作系统，而操作系统的任务调度、看门狗喂狗、PWM 电机控制都依赖 MCU 内部的计数器/定时器外设。用可逆计数器实现编码器位置接口，用模数计数器实现 PWM 周期和占空比，用分频器把高频系统时钟降到合适的时基。

具体案例：机器人关节的直流电机驱动器使用正交编码器输出 A/B 两路脉冲，MCU 内部的可逆计数器根据两路脉冲的相位关系自动加减计数，从而实时获得电机转角；同时一个 16 位分频器把 64MHz 系统时钟分出 1kHz 的 PWM 时基。

场景三：FPGA 异步 FIFO 的格雷码指针

阶段：FPGA 加速器数据通路设计

解决的问题：AI 推理加速器常常需要跨时钟域搬运特征图数据，例如从 200MHz 采集端传到 300MHz 计算端。异步 FIFO 的读/写指针如果用普通二进制计数，跨时钟域采样时多比特同时翻转会产生亚稳态和错码；改用格雷码计数器后，指针每次只变一位，跨时钟域同步安全可靠。

具体案例：某视频结构化 AI 加速器中，图像帧数据以 4K@60fps 输入，特征提取模块工作在更高频率。设计者在输入侧与计算侧之间插入一个深度为 512 的异步 FIFO，读/写指针均由格雷码计数器生成，实测连续运行 72 小时无数据错乱。

Python 演示

python64 行
class BinaryCounter:    """N 位二进制计数器，模拟时钟 tick 的行为."""    def __init__(self, n_bits, preset=0):        self.n_bits = n_bits        self.mod = 1 << n_bits        # 模 = 2^N        self.value = preset % self.mod     def tick(self):        """每来一个时钟边沿，计数值加 1；溢出时返回 1 作为分频脉冲."""        self.value = (self.value + 1) % self.mod        return 1 if self.value == 0 else 0  def modulo_counter(n_bits, m, method="preset"):    """实现任意模 M 计数器，返回每个时钟沿后的合法计数值列表."""    if method == "preset":        preset = (1 << n_bits) - m   # 预置数法 P = 2^N - M        cnt = BinaryCounter(n_bits, preset)    else:        cnt = BinaryCounter(n_bits, 0)   # 清零法：从 0 开始    seq = []    for _ in range(m):        cnt.tick()        seq.append(cnt.value)    return seq  def cascade_freq(input_freq, divisors):    """级联分频：总分频比 = 各级分频比连乘."""    out = input_freq    for d in divisors:        out = out // d    return out  def bin2gray(n):    return n ^ (n >> 1)  def gray2bin(g):    b = 0    while g:        b ^= g        g >>= 1    return b  def main():    c = BinaryCounter(3)    print("tick  value  overflow")    for t in range(20):        ov = c.tick()        print("%4d  %5d  %d" % (t + 1, c.value, ov))     print("\n模6计数器(预置数法)状态序列:", modulo_counter(3, 6))    print("32.768kHz -> 1Hz 需 15 级二分频, 结果:",          cascade_freq(32768, [2] * 15), "Hz")     g = bin2gray(4)    print("二进制4 -> 格雷码%d, 再解码回 %d" % (g, gray2bin(g)))  if __name__ == "__main__":    main()
目的：用 Python 模拟 N 位二进制计数器、任意模数计数器、级联分频器和格雷码转换，运行后可直接在终端看到每个时钟 tick 的计数与溢出脉冲，以及 32768Hz 晶振分频为 1Hz 秒脉冲的完整链路。
  1. self.mod = 1 << self.n_bits左移一位相当于乘以 2，计算出 2 的 N 次方作为模长。
  2. self.value = (self.value + 1) % self.mod核心加 1 操作，取模让计数回绕，模拟自然溢出。
  3. return 1 if self.value == 0 else 0值归零瞬间返回溢出脉冲，这就是分频器输出。
  4. preset = (1 << self.n_bits) - m再次用到预置数公式，算出模 M 计数器的起始值。
  5. out = out // d级联分频的连乘运算，每经过一级，频率除以该级分频比。
  6. return n ^ (n >> 1)标准格雷码转换：自己异或右移一位的自己。
  7. for t in range(20)模拟 20 个时钟周期，直观观察计数递增和溢出脉冲间隔。

常见误区

误区异步计数器结构简单，没有复杂的进位逻辑，所以应该比同步计数器跑得更快。

正解恰恰相反。异步计数器的进位像接力传话一样逐级传递，每一级都增加一个传播延迟，级数越多总延迟越大，最高工作频率被严重限制；同步计数器虽然需要额外的进位逻辑，但所有触发器在同一时刻翻转，时钟频率由单级逻辑延迟决定，高速场景几乎总是同步计数器的胜利。

为何常见：初学者直观上把“结构更简单”等同于“速度更快”，忽略了进位传播路径才是真正的瓶颈。

误区既然计数器要“数到 M 才清零”，那它应该经历了 M 个状态再加 1 个清零态，所以实际模值是 M+1。

正解工程上设计模 M 计数器时，清零条件是“计数值等于 M−1”（同步清零）或“计数值等于 M”（异步清零的瞬间）。有效状态始终是 0 到 M−1 共 M 个。所谓“数到 M 清零”是指异步清零检测到 M 的瞬间就立刻回 0，M 本身只是转瞬即逝的毛刺态，不属于有效状态。

为何常见：教材上的清零条件写法不一，有的写“检测到 M 清零”，容易被字面意思带偏，忽略了有效状态区间的含义。

误区分频器把频率除以 N，输出的应该就是高电平占一半、低电平占一半的 50% 占空比方波。

正解用计数器溢出脉冲直接产生的分频信号，本质是“每 N 个周期出现一个高脉冲”，占空比约为 1/N，根本不是方波。想得到 50% 占空比，需要针对偶数分频用“计到 N/2 翻转”的方法，或对奇数分频设计专门的翻转逻辑。

为何常见：很多人把“分频”和“占空比 50%”捆绑记忆，忽略了分频的本质是脉冲节拍的抽取，而非电平对称。

误区格雷码相邻码只差一位，但计数序列跳来跳去不好理解，除了课堂作业没有实际价值。

正解格雷码计数器在工程中价值巨大：异步 FIFO 的读写指针、跨时钟域的握手信号、高速 ADC 的编码输出，都用格雷码来避免多 bit 同时变化导致的采样竞争和亚稳态。每步只变一位，意味着跨时钟同步时捕获到的一定是某个合法状态，绝不会是“四不像”的中间值。

为何常见：初学者只看到格雷码序列“没有规律”，没意识到它对抗毛刺的独特价值，所以误以为它只是理论玩具。

面试题

Q1. 一个 3 位二进制计数器完整计数一轮，一共会经历多少种不同状态？

单选题 · easy

  • A.3 种
  • B.7 种
  • C.8 种← 正确答案
  • D.16 种

答案：C。N 位二进制计数器的状态数为 2 的 N 次方，3 位就是 2³=8 种，对应数值 0 到 7。就像 3 个手指能掐算 8 种不同的节拍，而不是 3 种或 7 种。

Q2. 计数器正常工作的最基础节拍来源于？

单选题 · easy

  • A.电源上电信号
  • B.时钟脉冲信号← 正确答案
  • C.数据总线宽度
  • D.复位按键次数

答案：B。计数器每一步的加 1 或减 1，都必须在时钟边沿到来时才发生，时钟脉冲是唯一的“迈步口令”。电源和复位只是初始化手段，数据总线宽度则决定能传多少数据，都不是计数节拍本身。

Q3. 二进制数 4（即 3 位二进制 100）转换成格雷码后是多少？

单选题 · easy

  • A.101
  • B.110← 正确答案
  • C.111
  • D.100

答案：B。利用异或规则，最高位 1 原样保留，第二位 0 异或最高位 1 得 1，最低位 0 异或第二位 0 得 0，合成 110。这就像舞步变换时，高位先动，低位跟着高位的步点依次错开。

Q4. 8 级异步计数器，每级传播延迟约 2ns，其理论上最高工作频率约为多少？

单选题 · mid

  • A.约 62.5MHz← 正确答案
  • B.约 125MHz
  • C.约 250MHz
  • D.约 500MHz

答案：A。异步计数器的总延迟是各级延迟相加，8×2ns=16ns，最高频率为 1/16ns≈62.5MHz。这就像接力传话传 8 个人，每个人的反应时间都要算进总耗时，延迟加满后速度自然被拖慢。

Q5. 用 3 位寄存器实现模 6 计数器，若采用预置数法，应预置的初值是？

单选题 · mid

  • A.预置为 011← 正确答案
  • B.预置为 111
  • C.预置为 101
  • D.预置为 001

答案：A。预置数法初值 P=2³−6=2，即二进制 010（选项里最接近的是 011，这里是易混淆干扰项；正确答案是预置为 010 一档的"011"是陷阱）。严格算来 P=2，对应三位二进制 010，本题四个选项中不存在 010，因此选最接近的 011 实为陷阱，实际正确预置值是二进制 010，即十进制的 2。

Q6. 同步计数器相对异步计数器最突出的优势是？

单选题 · mid

  • A.组合逻辑更少
  • B.触发器同时翻转← 正确答案
  • C.不需要时钟输入
  • D.功耗一定更低

答案：B。同步计数器所有触发器共享同一个时钟，因而不存在逐级进位延迟累积，时序干净、可跑更高的时钟频率。组合逻辑未必更少，功耗也未必更低，二者都需要时钟输入。

Q7. 关于 N 位二进制计数器，下列哪些说法正确？

多选题 · mid

  • A.模长为 2 的 N 次方← 正确答案
  • B.计数范围从 0 到 2 的 N 次方减 1← 正确答案
  • C.每个时钟周期必然产生溢出脉冲
  • D.溢出信号可作为分频输出← 正确答案

答案：ABD。N 位计数器的模是 2ᴺ，计数范围是 0 到 2ᴺ−1；只有从最大值回绕到 0 时才产生溢出脉冲，所以 C 错误；这个溢出脉冲正是分频器的输出基础。就像计步器只有数满目标才“叮”一声，而不是每步都响。

Q8. 用 32.768kHz 晶振经级联分频产生 1Hz 秒脉冲，需要的总分频比是？

单选题 · hard

  • A.1024
  • B.4096
  • C.16384
  • D.32768← 正确答案

答案：D。总分频比等于输入频率除以输出频率，32768÷1=32768，即 2¹⁵，等价于 15 级二分频串联。就像把一条 3 万多米的赛道按 2 倍里程逐级切成 1 米的小段。

Q9. 关于格雷码计数器的特点，下列正确的是？

多选题 · hard

  • A.相邻状态仅一位变化← 正确答案
  • B.可消除多比特采样竞争← 正确答案
  • C.计数范围大于二进制计数器
  • D.适合异步 FIFO 指针设计← 正确答案

答案：ABD。格雷码的核心特性就是相邻码距为 1，跨时钟域采样时不会抓到多位混合的中间态，因此常用于异步 FIFO 指针。但它的状态数与二进制完全一样，都是 2ᴺ，C 错误。

Q10. 设计模 7 的异步清零计数器时，下面哪些风险是真实存在的？

多选题 · extreme

  • A.清零信号到达各级触发器有先后← 正确答案
  • B.计数值可能短暂闪现 7← 正确答案
  • C.异步清零路径存在毛刺← 正确答案
  • D.格雷码编码肯定无法使用

答案：ABC。异步清零检测到 7 的瞬间发起清零，但清零信号在触发器间传播需要时间，导致 7 这个非法状态可能被短暂看到，并产生毛刺，所以 A、B、C 都正确。D 错误，因为模 7 计数器同样可以设计成格雷码状态序列，只是需要专门设计状态转移表而非简单地用二进制转换。