芯片2.5D封装技术：Interposer与硅桥

可视化演示

展示2.5D封装核心概念：2D/2.5D/3D三种封装方式对比、硅中介层与硅桥的结构差异及微凸点互连、以及NVIDIA H100 CoWoS-S实际应用案例。

2.5D封装概念与定位

2.5D封装是一种介于传统2D平面封装与3D垂直堆叠封装之间的先进封装技术。其核心思想是将多颗芯片（die）并排放置在一个硅中介层（Interposer）或硅桥（Silicon Bridge）上方，通过中介层内的高密度布线实现芯片间的短距离高速互连。这种架构可以类比为'拼桌吃饭'——2.5D是大家并排坐在一张大桌（中介层）上互相传菜，3D是叠罗汉般垂直叠放，2D是各自小桌隔空传递。

相比传统2D封装（如有机基板上的多芯片模块MCM），2.5D封装的互连距离更短、布线密度更高。传统MCM中芯片放置在有机基板上，基板布线层数有限（通常4-8层）、线宽线距较大（通常10-15微米），互连带宽受限。而2.5D封装使用硅中介层，硅的介电性能优于有机材料，支持更多布线层（可达10层以上）和更细的线宽线距（可达0.4微米），互连带宽可提升一个数量级以上。

相比3D封装（芯片通过硅通孔TSV垂直堆叠），2.5D封装无需在芯片本体上制造TSV，降低了芯片设计和制造的复杂度。3D封装中每颗芯片都需要制作TSV实现垂直互连，这不仅增加了芯片制造成本，还限制了芯片的面积利用率（TSV周围需要留出禁布区）。2.5D封装将TSV的功能转移到中介层上——中介层制作TSV用于信号从顶面到底面的导通，而芯片本身不需要TSV，保持了芯片设计的灵活性。

2.5D封装在互连密度与制造成本之间取得了良好的平衡。它提供了接近3D封装的互连性能（短距离、高带宽、低延迟），同时避免了3D封装的高成本和低良率风险。这使得2.5D封装成为当前高性能AI芯片（如NVIDIA H100、AMD MI300）的首选封装方案，尤其适用于需要连接GPU与多颗HBM显存的高带宽互连场景。

Interposer硅中介层技术

硅中介层（Silicon Interposer）是2.5D封装的核心载体，它是一片覆盖整个芯片区域的大尺寸硅片，通常采用12英寸晶圆工艺制造。中介层的面积需要容纳所有并排放置的芯片以及它们之间的互连区域，因此尺寸通常远大于单颗芯片。例如，NVIDIA H100的CoWoS封装中，硅中介层需要容纳1颗GPU芯片和6颗HBM3堆叠，中介层面积约为2500平方毫米，接近12英寸晶圆的可利用面积极限。

硅中介层内部通过硅通孔（TSV, Through-Silicon Via）实现垂直信号导通。TSV是贯穿硅中介层厚度的微小铜柱，直径通常为5-10微米，深度约为50-100微米。TSV的作用是将中介层顶面的信号传导到底面，再通过焊球连接到下方的有机基板。可以类比为'城市间的高速公路网'——Interposer是覆盖整个区域的路网，连接所有城市（芯片），投资大但连通性最强。

中介层顶面拥有极高密度的布线层，线宽线距可达0.4微米级别（接近先进逻辑工艺的精度），布线层数可达10层以上。这些高密度布线实现了芯片之间的数千乃至上万条互连通道。以H100为例，GPU与每颗HBM3之间通过中介层布线实现约5000条互连信号线，总互连带宽达到约560 GB/s per HBM，6颗HBM合计提供约3.35 TB/s的显存带宽。

TSMC的CoWoS（Chip-on-Wafer-on-Substrate）是最具代表性的全硅中介层方案。CoWoS工艺先在12英寸晶圆上制造TSV和高密度布线，然后将GPU和HBM芯片通过微凸点（micro-bump）倒装焊接到中介层顶面，最后将带有芯片的中介层切割并封装到有机基板上。CoWoS-S（使用硅中介层）和CoWoS-L（使用有机桥+硅再布线层）是两种主要变体，后者在保持高性能的同时略微降低了成本。

硅桥技术与EMIB方案

硅桥（Silicon Bridge）是2.5D封装的另一种实现方案，与全硅中介层的核心区别在于：硅桥仅覆盖芯片边缘需要高密度互连的局部区域，而非覆盖整个芯片区域的大尺寸中介层。硅桥是一片小尺寸的硅片（通常仅几平方毫米），嵌入在有机基板中，恰好位于两颗需要高速互连的芯片边缘之间。可以类比为'只在相邻城市间修快速通道'——硅桥是局部连接路段，用最少投资解决关键瓶颈路段的拥堵问题。

Intel的EMIB（Embedded Multi-die Interconnect Bridge）是最具代表性的硅桥方案。EMIB将小尺寸硅桥嵌入有机基板中，硅桥内部包含高密度布线和少量TSV用于信号导通。当两颗芯片（如计算芯粒和HBM）需要高带宽互连时，它们被放置在硅桥上方，通过微凸点与硅桥内的高密度布线连接。不需要高密度互连的芯片之间则通过有机基板的普通布线连接，无需硅桥。

硅桥方案的核心优势在于成本。全硅中介层需要一整片大尺寸硅片（面积可能超过2000平方毫米），硅片的制造成本与面积成正比，大尺寸中介层成本高昂且良率挑战大。而硅桥仅使用小尺寸硅片（总面积可能仅几十平方毫米），硅片用量减少90%以上，成本显著降低。此外，硅桥嵌入有机基板中，封装的整体尺寸和翘曲控制也更容易。

Intel Ponte Vecchio GPU是硅桥方案的典型应用。Ponte Vecchio包含47个芯粒（Chiplet），包括计算芯粒、HBM堆叠和基础芯粒。这些芯粒通过EMIB硅桥实现高带宽互连（约900 GB/s总互连带宽），同时通过有机基板实现较低带宽的信号连接。这种混合互连策略在满足性能需求的同时，大幅降低了封装成本，相比全硅Interposer方案成本可降低50%以上。

高密度互连工艺与信号完整性

2.5D封装中芯片与中介层（或硅桥）之间的连接通过微凸点（Micro-bump）实现。微凸点是直径仅1-5微米的铜柱或铜-锡焊点，密度可达每平方毫米数百个。相比传统封装中100微米级别的C4焊球，微凸点将互连密度提升了两个数量级。微凸点的制造工艺包括光刻、电镀和回流焊等步骤，精度要求极高——位置偏差必须控制在1微米以内，否则会导致短路或开路缺陷。

中介层内的布线密度达到微米级甚至亚微米级。以TSMC CoWoS为例，中介层最细线宽线距可达0.4微米/0.4微米，布线层数可达10-12层。这种极高密度的布线使得数千条信号线可以在有限的中介层面积内完成路由。布线的制造采用与先进逻辑芯片类似的光刻和蚀刻工艺，需要在12英寸晶圆上完成，对设备精度和工艺控制要求极高。

信号完整性（Signal Integrity, SI）是2.5D封装设计中的关键挑战。由于互连距离极短（通常仅几毫米）但信号频率极高（可达数十GHz），需要严格管理以下信号完整性问题：(1) 阻抗匹配——微凸点、TSV和布线之间的阻抗不连续会导致信号反射，需要通过精确的电磁仿真优化几何参数实现阻抗连续；(2) 串扰控制——高密度布线中相邻信号线之间的电磁耦合会产生串扰噪声，需要通过增加间距、使用地线屏蔽或差分信号等方式抑制；(3) 电源完整性——高频开关电流在电源分配网络中产生的电压波动（IR drop和di/dt noise）需要通过去耦电容和优化电源网络布局来控制。

热管理也是2.5D封装的重要挑战。多颗高功耗芯片（如GPU和HBM）并排放置在封闭的中介层上方，热量集中且散热路径有限。通常需要采用先进散热方案，如 integrated heat spreader（IHS，集成散热盖）、微通道液冷或热管辅助散热。在H100中，GPU功耗达700W，6颗HBM各贡献约10W，总封装功耗超过750W，散热设计对封装可靠性至关重要。

AI芯片应用与成本权衡

2.5D封装在当前旗舰AI芯片中得到广泛应用。NVIDIA H100采用TSMC CoWoS-S方案，将1颗GPU芯片和6颗HBM3堆叠封装在约2500平方毫米的硅中介层上，实现约3.35 TB/s的显存带宽。这一带宽是传统GDDR6X方案（约1 TB/s）的3倍以上，满足了1750亿参数大模型训练中对显存带宽的极端需求。AMD MI300系列也采用类似的2.5D封装方案，将GPU芯粒与HBM3堆叠集成在硅中介层上。

然而，全硅Interposer方案的成本高昂。一片12英寸晶圆上能制造的中介层数量受限于中介层面积——以2500平方毫米的中介层为例，一片晶圆仅能制造约20颗中介层（考虑边缘损耗和切割道）。每颗中介层的制造成本（包含TSV和高密度布线）约为数千美元，加上HBM芯片和GPU芯片的成本，整个封装的BOM成本可达数万美元。这使得采用CoWoS封装的AI芯片价格居高不下。

Interposer与硅桥方案的选择需要在性能密度与制造成本之间进行权衡。全硅Interposer提供最高的互连密度和带宽，适合需要极致性能的场景（如H100的GPU-HBM互连）。硅桥方案在互连密度上略低（仅局部区域高密度），但成本可降低50%以上，适合对成本敏感但仍需较高互连带宽的场景（如Chiplet之间的互连）。Intel Ponte Vecchio采用混合方案：GPU与HBM之间使用EMIB硅桥实现高带宽互连，不同计算芯粒之间也使用EMIB，但非关键互连通过有机基板完成。

未来2.5D封装的发展趋势包括：(1) 更大尺寸中介层——TSMC正在开发支持超过3000平方毫米中介层的CoWoS-L方案，以容纳更多HBM堆叠；(2) 混合键合（Hybrid Bonding）——用铜-铜直接键合替代微凸点，进一步提升互连密度和带宽；(3) 光电共封装（Co-Packaged Optics）——将光互连引擎集成到封装中，解决电信号互连的带宽距离积瓶颈。这些技术进步将持续推动AI芯片的互连性能和系统集成度提升。

AI 应用场景

Python 演示

import math class PackageDesignSimulator:    """2.5D封装设计模拟器：计算互连带宽、成本和信号完整性参数"""        def __init__(self):        self.interposer_options = ['CoWoS-S', 'CoWoS-L', 'EMIB']        def calc_interconnect_bandwidth(self, num_channels, freq_ghz, bits_per_channel=2):        """计算互连总带宽 (GB/s)"""        bw_gbps = num_channels * freq_ghz * bits_per_channel        return bw_gbps / 8.0        def calc_interconnect_density(self, pitch_um, active_area_mm2):        """计算互连密度 (互连数/mm2)"""        pitch_mm = pitch_um / 1000.0        density = 1.0 / (pitch_mm * pitch_mm)        total = int(density * active_area_mm2)        return {'density_per_mm2': round(density), 'total_interconnects': total}        def estimate_cost(self, package_type, interposer_area_mm2, num_chips=7):        """估算封装成本"""        if package_type == 'CoWoS-S':            silicon_area = interposer_area_mm2            cost_per_mm2 = 0.5        elif package_type == 'EMIB':            silicon_area = interposer_area_mm2 * 0.05            cost_per_mm2 = 0.5        else:            silicon_area = interposer_area_mm2 * 0.3            cost_per_mm2 = 0.4        silicon_cost = silicon_area * cost_per_mm2        assembly_cost = num_chips * 2.0        total = silicon_cost + assembly_cost        return {'silicon_area_mm2': round(silicon_area, 1), 'silicon_cost_usd': round(silicon_cost, 1), 'total_cost_usd': round(total, 1)}        def signal_integrity_check(self, freq_ghz, trace_length_mm, impedance_ohm=50):        """信号完整性检查"""        wavelength_mm = 300.0 / freq_ghz        electrical_length = trace_length_mm / wavelength_mm        insertion_loss_db = 0.5 * trace_length_mm * freq_ghz        return {'wavelength_mm': round(wavelength_length_mm, 2) if False else round(wavelength_mm, 2), 'electrical_length': round(electrical_length, 3), 'insertion_loss_db': round(insertion_loss_db, 2), 'si_pass': insertion_loss_db < 3.0}

1. class PackageDesignSimulator:2.5D封装设计模拟器类，支持CoWoS-S、CoWoS-L和EMIB三种封装方案
2. def calc_interconnect_bandwidth(self, num_channels, freq_ghz, bits_per_channel=2):计算互连总带宽：通道数 × 频率 × 每通道位数 / 8 转换为GB/s
3. bw_gbps = num_channels * freq_ghz * bits_per_channel总带宽(Gbps) = 通道数 × 信号频率(GHz) × 每通道传输位数
4. def calc_interconnect_density(self, pitch_um, active_area_mm2):计算互连密度：根据微凸点间距和活动面积计算总互连数
5. pitch_mm = pitch_um / 1000.0将微凸点间距从微米转换为毫米
6. density = 1.0 / (pitch_mm * pitch_mm)互连密度 = 1/间距的平方，即每平方毫米可容纳的互连数
7. def estimate_cost(self, package_type, interposer_area_mm2, num_chips=7):估算封装成本：根据封装类型计算硅片用量和组装成本
8. silicon_area = interposer_area_mm2CoWoS-S方案：硅片面积等于整个中介层面积（全硅方案）
9. silicon_area = interposer_area_mm2 * 0.05EMIB方案：硅片面积仅为中介层面积的5%（仅硅桥区域用硅）
10. def signal_integrity_check(self, freq_ghz, trace_length_mm, impedance_ohm=50):信号完整性检查：计算插入损耗判断信号质量是否满足要求

常见问答

常见误区

参考来源

• webpageTSMC Advanced Packaging - CoWoSTSMC官方先进封装技术页面，包含CoWoS-S和CoWoS-L方案的技术规格
• webpageIntel EMIB TechnologyIntel EMIB硅桥技术官方介绍，包含技术原理和应用案例
• paperA Survey on Advanced Packaging Technologies for AI ChipsAI芯片先进封装技术综述论文，详细分析2.5D/3D封装的技术路线和性能对比
• webpage2.5D Packaging: Interposer vs. Silicon Bridge2.5D封装技术深度分析，对比Interposer和硅桥方案的成本和性能权衡
• webpageNVIDIA H100 Tensor Core GPUNVIDIA H100官方产品页面，包含CoWoS封装规格和性能参数