想象一下，在一个指甲盖大小的土地上，要容纳一座拥有几百亿“居民”的城市——每个居民都是一个晶体管，负责最基础的0和1开关运算。台积电就是这座“微型城市”的总规划师。从7nm到5nm，再到今天的3nm和2nm，他们不停地挑战着物理极限：把“楼房”盖得更小、更密、更省电。 3nm（N3）沿用FinFET的“三层小楼”结构，把楼间距压缩到极致；2nm（N2）则升级为GAA“四面环绕的智能闸门”，让电流控制精准到原子尺度。但每一代缩小的背后，都藏着良率爬坡的煎熬、光刻机的极限以及动辄数亿美元的投入。本文用“微型城市”贯穿始终，带你走一遍台积电先进制程的地图：从工艺演进、N3与N2技术骨架，到良率成本、EUV光刻、AI芯片落地，再到CFET的未来方向。

岗位关联

对AI从业者而言，先进制程决定了算力的天花板和成本线——大模型对算力的胃口无限膨胀时，芯片的“地价”和“能耗”就是AI发展的物理边界，理解它才能更好地做架构选型与成本预估。

目录
  1. 可视化演示
  2. 工艺节点演进
  3. N3工艺技术
  4. N2工艺技术
  5. 制造挑战
  6. 光刻材料
  7. AI芯片应用
  8. 未来演进
  9. AI 应用场景
  10. Python 演示
  11. 常见误区
  12. 面试题

可视化演示

展示FinFET与GAA晶体管结构对比、N5/N3/N2三代工艺密度功耗性能参数、A17芯片CPU/GPU/NPU能效提升。

本节配有交互动效（进入视口后自动加载，约 3KB）。

FinFET与GAA晶体管结构对比 FinFET三面栅极控制N3工艺沿用 GAA四面包围沟道N2首次采用 GAA更强电流控制降低漏电 GAA = 4-sided gate > FinFET 3-sided GAA纳米片架构实现制程代际跨越

工艺节点演进

想象一位城市规划师面对一块固定面积的“硅基土地”，他的任务是每隔两年就让这块土地的“人口容量”翻一倍。这就是摩尔定律的力量——自1970年代以来，集成电路上可容纳的晶体管数量大约每两年翻一番。在这座微型城市里，每一栋“房子”就是一个晶体管，房子越小、间隔越密，城市能容纳的居民就越多。

早期晶体管是“平房”（平面结构），电流在平坦的硅表面上流动，一个开关占一大块地。到了16nm/14nm时代，平房不够用了，产业转向“三层小楼”——FinFET（鳍式场效应晶体管），硅片像鳍片一样从基板隆起，栅极像门一样从三个面环绕沟道，控制力大幅增强。台积电从16nm一路将FinFET打磨到N3，这是FinFET时代的巅峰，也是最后一棒。

“3nm“这个数字听起来像一个物理尺寸，但它其实是”代际代号”——就像楼盘的案名，更多反映的是相对于上一代的密度提升比例，而非栅极的真实宽度。真正衡量工艺进步的核心指标，是晶体管密度：

理解了密度公式，你就抓住了先进制程的“总纲”——从平房到三层小楼，再到未来的四面包围结构，全部努力都指向同一个目标：在同样的土地上，住下更多、更省电的晶体管居民。N3和N2，正是这张城市进化地图上最重要的两个站点。

D=NA\displaystyle D = \frac{N}{A}
密度 = 晶体管数量 ÷ 芯片面积。密度越高，同样的地盘能住下更多“居民”，芯片能力越强。
  1. D（晶体管密度）单位面积内集成的晶体管数量，是衡量工艺先进程度的核心指标。
    DD
  2. N（晶体管总数）芯片上集成的全部晶体管数目，旗舰芯片已达数百亿颗。
    NN
  3. A（有效面积）芯片扣除边缘划片道后的可用面积，单位为平方毫米。
    AA

N3工艺技术

城市3.0版——N3依然沿用“三层小楼”的FinFET架构，但规划师把楼间距压到了物理极限。2022年底，台积电宣布N3量产，成为全球首个3nm节点。它不是一次结构革命，而是一场极致的“精装修”：将FinFET的鳍片间距、栅极间距同步缩小，在同样面积里塞进更多房间。

N3的技术路线图上有两个重要变体：N3B是最初的“豪华版”，逻辑密度最大化；N3E是后来的“均衡版”，在密度和良率之间取得更优平衡，成为量产主力。相比上一代N5，N3的逻辑密度提升了约1.6倍，同样性能下功耗降低25%～30%。这意味着城市里的每栋楼、每个房间的“电费账单”都大幅缩水。

功耗的奥秘藏在物理公式里。CMOS芯片的功耗可以用一个简单模型描述：

N3把“楼”盖得更紧凑，同时通过降低电压显著压低每户的“电费”。这也是为什么旗舰手机SoC和AI芯片都挤破头要抢3nm产能——在AI时代，省电就是省钱，省电就是性能。

P=CV2f\displaystyle P = C V^{2} f
功耗 = 电容 × 电压² × 频率。电压每降低一点，功耗就呈平方级下降——这就是为什么先进制程拼命压低工作电压。
  1. P（动态功耗）芯片运行时每秒消耗的能量，单位瓦特，直接决定发热和电费。
    PP
  2. C（开关电容）电路中每周期需要充放电的等效电容，工艺越细、连线越短，电容越小。
    CC
  3. V²（电压平方）工作电压的平方项——电压从1.0V降到0.7V，功耗几乎减半。
    V2V^{2}
  4. f（工作频率）每秒的开关次数。频率越高运算越快，但功耗也线性上升。
    ff

N2工艺技术

城市4.0版——N2终于迎来结构革命：从FinFET的“三面控制”升级为GAA（全环绕栅极）的“四面环绕”。想象每栋楼的房门从三面墙升级为上下左右四面都能锁死，电流想“偷跑”几乎不可能。台积电预计在2025年下半年量产N2，这是台积电首个GAA节点，也是2nm时代的开山之作。

GAA的沟道被称为“纳米片”（Nanosheet），像三层悬空的阳台。栅极把每层阳台的上、下、左、右全部包住，控制力比FinFET的U型结构更全面，漏电更少。工程师还能调节纳米片的宽度——“阳台”做得越宽，电流通道越宽，驱动能力越强。相比N3E，N2在同功耗下性能提升10%～15%，同性能下功耗降低20%～30%。

此外，N2世代还引入了背面供电（BSPDN，台积电称Super Power Rail）：把电源线从晶圆“背面”接入，正面只留给信号线。这就像把城市电线全部埋入地下管道，街道上空清爽了，交通也不再拥堵。

驱动电流的核心公式：

从三面到四面，从固定鳍片到可调宽纳米片，N2让城市管理者对每一个“房间”的电流都拥有了前所未有的掌控力。这不仅是工艺的升级，更是从“精装修”到“智能城市”的质变。

ID=12μnCoxWL(VGS−VTH)2\displaystyle I_{D} = \frac{1}{2} \mu_{n} C_{ox} \frac{W}{L} (V_{GS} - V_{TH})^{2}
GAA的关键优势在于增大了有效沟道宽度W——纳米片越宽，驱动电流越大，晶体管跑得越快。
  1. ID（驱动电流）晶体管导通时能输出的电流，电流越大，芯片频率越高。
    IDI_{D}
  2. μnCox（迁移率与栅氧电容）材料与栅极控制效率的综合参数，工艺优化的重点对象。
    μnCox\mu_{n} C_{ox}
  3. W/L（宽长比）沟道宽度与长度之比。GAA通过纳米片宽度自由调节W，这是FinFET做不到的。
    WL\frac{W}{L}
  4. (VGS−VTH)²（过驱动电压）栅压超过阈值电压的部分的平方，电压越低，功耗越省。
    (VGS−VTH)2(V_{GS} - V_{TH})^{2}

制造挑战

烤过蛋糕的人都知道，模具一样、配方一样，但每一炉的成品率都不一样——火候稍有偏差，整盘蛋糕就塌了。晶圆制造就是这炉“蛋糕”，只不过一张300mm的晶圆成本高达2万～3万美元，一炉失败就是天文数字的损失。

“良率”是合格芯片数占总芯片数的比例。N3量产初期的良率传闻只有55%～70%，经过9～12个月的调校才稳步爬升。良率爬坡是一个精细的“火候调节”过程：光刻对准、薄膜厚度、蚀刻温度，任何一项波动都会杀死整片晶圆上的芯片。台积电的秘诀之一是用机器学习模型分析百万级工艺数据，提前预测异常批次——这就是“良率学习曲线”。

良率计算有个经典的Poisson模型：

先进制程的生死线，从来不是技术能否实现，而是良率能否经济可行。台积电最强大的护城河，正是几十年来积累的“烘烤火候”经验——同样的设计，别人烤糊了，它却能端出一盘漂亮的蛋糕。

Y=e−D0A\displaystyle Y = e^{-D_{0} A}
良率 = e^(−缺陷密度 × 芯片面积)。芯片面积越大、缺陷越多，良率呈指数级崩塌——这是大芯片AI加速器面临的最大敌人。
  1. Y（良率）一片晶圆上合格芯片的占比，直接决定每颗芯片的成本。
    YY
  2. D0（缺陷密度）单位面积上的致命缺陷数量，由洁净室、材料和设备的综合水平决定。
    D0D_{0}
  3. A（芯片面积）单颗芯片的面积。AI加速器动辄600～800mm²，比手机芯片大好几倍。
    AA
  4. 指数关系面积每增大一倍，良率不是减半，而是以e指数形式断崖式下跌。
    e−D0Ae^{-D_{0} A}

光刻材料

城市规划师手中最重要的工具是一支“光之画笔”——光刻机。笔尖能画出多细的线，决定了城市能建得多密。早期的DUV（深紫外光刻）画笔太粗，画出的最小线宽大约38nm就到极限了。台积电从N7开始引入EUV（极紫外光刻），波长为13.5nm的极紫外光，笔尖细了一个数量级。

决定光刻分辨率的是物理学中的Rayleigh判据：

在3nm节点，EUV已经被用到了极致——多层曝光才能画出足够精细的图形。下一代High-NA EUV将数值孔径从0.33提升到0.55，是2nm之后继续微缩的“神笔”。与此同时，材料也在革新：互连金属从铜转向钌，以应对越来越细的导线中电阻暴增的难题——城市的下水道和电线，也得换更细更顺滑的材料了。

R=k1λNA\displaystyle R = k_{1} \frac{\lambda}{NA}
最小线宽 = 工艺系数 × 波长 ÷ 数值孔径。波长越小、透镜收光角度越大，能画出的线条就越细。
  1. R（最小可分辨线宽）光刻机能画出的最细线条宽度，单位纳米。
    RR
  2. k1（工艺系数）综合光刻胶、掩膜等工艺水平的修正因子，工程师不断压低它。
    k1k_{1}
  3. λ（光源波长）DUV是193nm，EUV骤降至13.5nm——这是光刻分辨率飞跃的关键。
    λ\lambda
  4. NA（数值孔径）透镜收集光线的角度。NA越大分辨率越高，但透镜也越难造。
    NANA

AI芯片应用

这座微型城市里最近住进了一批“超级物流中心”——AI加速器。它们每天处理海量的矩阵乘法，相当于城市里的每个物流中心每秒要分拣数万亿个包裹。问题是，分拣越快的中心耗电越惊人，动辄功耗几百瓦。省电，成了AI芯片的生死命题。

台积电的3nm/2nm工艺，正是AI芯片的“省电引擎”。NVIDIA的旗舰AI加速器、AMD的MI系列、Google的TPU，都争相采用台积电最先进的节点。以N3为例，同样性能下比N5功耗降低25%～30%——在数据中心里，这意味着每个机柜能塞下更多计算卡，每度电能跑更多AI推理任务。

能效比的度量方式是TOPS/W——每秒每瓦特能执行多少次万亿级运算：

高性能CPU同样是先进制程的受益者：数据中心CPU需要大量核心和缓存，密度提升意味着能在同样的“地皮”上塞进更多计算单元；能效提升则意味着更低的散热成本。可以毫不夸张地说，AI时代的算力底座，是由台积电的"N"系列工艺一块砖一块砖砌起来的。

η=TP\displaystyle \eta = \frac{T}{P}
能效比 = 吞吐量 ÷ 功耗。对AI数据中心来说，这个数字直接决定运营成本和芯片的长期竞争力。
  1. η（能效比）衡量每瓦功耗能带来多少算力，AI芯片最重要的指标之一。
    η\eta
  2. T（吞吐量）单位时间完成的运算次数，AI加速器通常用TOPS（每秒万亿次）表示。
    TT
  3. P（功耗）芯片实际消耗的功率，大AI芯片可达300～700W。
    PP
  4. TOPS单位含义1 TOPS = 每秒10¹²次操作，是大规模并行计算的基本计量单位。
    TOPS=1012 ops/s\text{TOPS} = 10^{12}~\text{ops/s}

未来演进

城市的版图还在扩张。N2只是2nm时代的开场，后续还有N2P——可以理解为N2的“精装升级版”，在性能和功耗上更进一步。台积电的路线图上，背面供电、GAA的持续优化将在后续节点全面落地。

再往远看，是CFET（互补场效应晶体管）结构：把N型晶体管和P型晶体管像“上下铺”一样垂直叠放在同一块面积上。如果说GAA是把平房改成带四面围墙的洋房，CFET就是把两栋楼直接叠起来，占地面积极大压缩：

除了晶体管本身的革命，异构集成（Chiplet）也在改变城市形态——不再把所有功能都塞进一座巨型城市，而是把CPU、GPU、内存等“卫星城”用先进封装（CoWoS、SoIC）拼接起来，各取所长。台积电的这场“造城运动”还远未结束：更高、更密、更聪明的微型城市，将继续支撑AI世界的算力梦想。

ACFET≈12AGAA\displaystyle A_{CFET} \approx \frac{1}{2} A_{GAA}
CFET单元面积约为GAA的一半——上下铺比两张床挨着放省一半地皮，这是面积缩放的终极思路。
  1. A_CFET（CFET单元面积）将N型与P型晶体管垂直堆叠后的标准单元占位面积。
    ACFETA_{CFET}
  2. 1/2（面积折半）理想情况下，上下叠放使单元面积比水平并排减少约一半。
    12\frac{1}{2}
  3. A_GAA（GAA单元面积）当前GAA架构下标准单元的占位面积。
    AGAAA_{GAA}

AI 应用场景

AI辅助芯片布局布线

阶段：芯片设计（物理实现）

解决的问题：3nm/2nm设计规则多达数千条，传统人工布局在几十亿晶体管的版图中寻找最优方案，耗时数月且难以全局最优。AI强化学习可以自动探索布局方案，在功耗、性能、面积（PPA）三角形中寻找最佳平衡点。

具体案例：Synopsys DSO.ai利用强化学习在N3级别先进节点上自动布局，某些模块的功耗降低超过10%，设计周期从数月缩短到数周。Cadence的Cerebrus同样用AI优化先进制程芯片的物理实现。

AI数据中心能效评估与硬件选型

阶段：AI部署与算力规划

解决的问题：训练千亿参数大模型，电费是最大的运营成本之一。传统选型只看芯片峰值算力，忽视能效。利用制程能效数据（N3 vs N5的功耗差）做量化评估，才能选出真正划算的硬件。

具体案例：某云厂商扩容时对比N5与N3制程AI加速器，用“每瓦Token产出”指标测算：N3在同功耗下生成的Token数提升20%～30%，使数据中心整体的TCO（总拥有成本）显著下降。

晶圆厂良率智能预测

阶段：制造（智能生产与良率优化）

解决的问题：新工艺良率爬坡要经历数月试错，传统依赖人工经验找异常参数，反应慢、成本高。AI从海量工艺监测数据中预测良率变化趋势，帮助工艺工程师快速定位根因。

具体案例：台积电在N3良率爬坡中引入机器学习模型，输入每批晶圆的薄膜厚度、光刻对准误差、温度曲线等特征，提前约一周预测批次良率偏差，使良率学习曲线斜率大幅提升。

Python 演示

python31 行
import math def yield_model(d0, area):    """Poisson die yield model:    Y = exp(-D0 * A)    D0 = defect density, A = chip area"""    return math.exp(-d0 * area) def ascii_bar(y, width=40):    filled = int(y * width)    return '#' * filled + '.' * (width - filled) print('=== 台积电先进制程良率估算 ===')nodes = [('N5', 160, 0.0015), ('N3', 140, 0.0020), ('N2', 130, 0.0025)]for node, area, d0 in nodes:    y = yield_model(d0, area)    wafer_chips = int(3.14 * (150 ** 2) / area)    good = int(wafer_chips * y)    print(f'{node}: 面积{area}mm² | 良率{y:.1%} | 合格{good}颗/片') print()print('=== 缺陷密度D0对良率的冲击（140mm²芯片）===')for d0 in [0.001, 0.002, 0.004, 0.008]:    y = yield_model(d0, 140)    print(f'  D0={d0:.3f}/mm² [{ascii_bar(y)}] {y:.1%}') print()print('=== 芯片面积对良率影响（D0=0.002/mm²）===')for area in [60, 100, 150, 200, 300]:    y = yield_model(0.002, area)    print(f'  {area:>3}mm² [{ascii_bar(y)}] {y:.1%}')
目的：用Poisson良率模型模拟先进制程中“缺陷密度-面积-良率”的关系，展示为何大芯片在先进节点上极其昂贵。
  1. def yield_model(d0, area):定义Poisson良率模型函数，输入缺陷密度和面积，输出良率。
  2. return math.exp(-d0 * area)核心公式Y=e^(-D0·A)，指数衰减是大芯片良率崩塌的根源。
  3. nodes = [('N5', 160, 0.0015), ('N3', 140, 0.0020), ('N2', 130, 0.0025)]模拟三个节点的面积和缺陷密度参数。
  4. wafer_chips = int(3.14 * (150 ** 2) / area)估算300mm晶圆上可切的毛片数。
  5. good = int(wafer_chips * y)将良率换算成真正合格的芯片数，这才是营收的来源。
  6. for d0 in [0.001, 0.002, 0.004, 0.008]:扫描缺陷密度翻倍，观察良率如何指数级崩塌。

常见误区

误区3nm工艺听起来就是栅极宽度只有3纳米，数字越小代表门越窄。

正解节点数字早已不是物理尺寸。N3的实际栅极间距在20～30纳米量级，“3nm“更像楼盘的”案名”，反映的是代际密度提升比例。真正衡量先进程度的是晶体管密度和能效，而不是名字里的数字。

为何常见：名字自带长度单位，人们天然会按字面意思理解；媒体也常用“3纳米芯片”这类简写强化了这个误解。

误区台积电的N2用GAA，所以GAA是台积电发明的。

正解GAA概念早在二十多年前就被提出，三星在2022年的3nm节点（3GAE）就率先量产了GAA。台积电的优势不是“首发”，而是凭借成熟的良率工程后发制人。先进制程的竞争从来不是快就赢，而是“良率与产能的马拉松”。

为何常见：台积电市场声量最大，很多报道把“台积电采用GAA”误解为“发明GAA”；同时“首发”更容易成为新闻标题。

误区换用3nm工艺后，CPU主频应该自动飙升，否则就是“没有提升”。

正解先进制程的首要收益是“同功耗下性能提升”或“同性能下功耗降低”，主频还受架构、散热、供电等多重限制。3nm的典型用法是把省下的功耗预算转化为更多核心、更高频率或更长的续航，而不是简单地拉高单一指标。

为何常见：消费电子宣传长期强调“性能跑分”，给人“新工艺=频率暴涨”的线性直觉。

误区新工艺良率达不到90%就是失败，台积电N3初期良率只有六成，好像很丢人。

正解先进制程量产初期的良率往往只有50%～70%，但对高毛利产品（AI加速器、旗舰SoC）依然能盈利。良率的真正目标是“经济可行”而非“接近完美”。台积电的良率爬坡能力，恰恰体现在能快速把良率从60%推到80%以上。

为何常见：大众用“考试及格”的心态评估工业指标，忽略了半导体商业模型中的成本与定价结构。

误区先进制程用来造手机SoC，让手机更快更省电。

正解3nm/2nm最大的客户其实是数据中心AI加速器。AI芯片面积大、功耗高、单价高，对能效的敏感度远超手机芯片。同样一瓦功耗，制程降低25%功耗，意味着一个超大规模集群一年能省下数千万美元电费，这个账算下来，AI厂商抢产能比手机厂商更激进。

为何常见：手机芯片的广告曝光度最高，消费者对“苹果M3用3nm”的认知远多于“NVIDIA用N3”。

面试题

Q1. 台积电3nm（N3）工艺使用的晶体管结构是？

单选题 · easy

  • A.平面MOSFET晶体管
  • B.FinFET鳍式场效应管← 正确答案
  • C.GAA全环绕栅极纳米片
  • D.双栅极碳纳米管结构

答案：B。N3沿用FinFET架构，是这一技术路线的极致压缩版；GAA是台积电N2（2nm）才启用的结构。类比：N3是“三层小楼的精装版”，N2才换成“四面环绕的智能闸门”。

Q2. 台积电2nm（N2）工艺最核心的结构升级是？

单选题 · easy

  • A.引入EUV光刻设备
  • B.从FinFET转向GAA← 正确答案
  • C.改用碳纳米管材料
  • D.引入三层堆叠的SRAM

答案：B。N2是台积电首个GAA节点，用纳米片取代FinFET鳍片，栅极从三面控制升级为四面环绕。EUV早在N7就已引入，碳纳米管是更远期研究。

Q3. "3nm"这个数字在先进制程中的实际含义是？

单选题 · easy

  • A.晶体管栅极的精确长度值
  • B.晶体管沟道的实际宽度值
  • C.表示工艺代际的商业代号← 正确答案
  • D.光刻机能画出的最小线宽

答案：C。节点数字早已不是物理尺寸，而是反映代际密度提升的商业代号。实际栅极间距在数十纳米量级。就像楼盘“案名”不代表真实门宽，但能体现楼盘的代际定位。

Q4. 良率模型的Poisson公式是哪一项？

单选题 · mid

  • A.Y = e^(D0 × A)
  • B.Y = e^(−D0 × A)← 正确答案
  • C.Y = 1/(1 + D0 × A)
  • D.Y = −ln(D0 × A)

答案：B。Poisson良率模型是Y = e^(−D0·A)，缺陷密度与面积的乘积越大，良率指数衰减。指数上的负号是关键——面积翻倍时良率不是减半，而是指数级崩塌，所以大芯片AI加速器在先进制程上极其昂贵。

Q5. 相比FinFET，GAA纳米片晶体管的主要优势是？

单选题 · mid

  • A.栅极从三面控制扩到四面← 正确答案
  • B.不需要任何光刻步骤
  • C.可以完全移除栅氧化层
  • D.只使用单层沟道即可工作

答案：A。GAA用四面环绕的栅极包住纳米片，比FinFET的U型三面控制更严格，漏电更少、控制力更强。光刻步骤在任何先进制程中都是必需的。

Q6. 背面供电（BSPDN）技术的核心价值是？

单选题 · mid

  • A.提高光刻机的分辨率
  • B.电源线移到晶圆背面省空间← 正确答案
  • C.从根本上消除芯片发热
  • D.让芯片无需再使用EUV

答案：B。BSPDN把电源线从晶圆背面接入，释放了正面的布线资源，信号线不再和电源线抢道。就像城市把电线埋入地下，地面空间解放了，交通自然顺畅。它不改变光刻和发热的本质。

Q7. Rayleigh分辨率公式R = k1·λ/NA中，哪种做法会让最小线宽变大？

单选题 · hard

  • A.减小光源波长λ
  • B.增大透镜数值孔径NA
  • C.压低工艺系数k1
  • D.增大光源波长λ← 正确答案

答案：D。R与波长λ成正比——增大波长会让线条变粗。减小λ（从DUV的193nm到EUV的13.5nm）、增大NA（High-NA从0.33到0.55）和降低k1都能让线宽更细。三选其一即可解题，但理解三者的协同才吃透了光刻物理。

Q8. 某芯片面积A=300mm²时实测良率约40%。若缺陷密度不变，面积缩小至100mm²后良率约多少？

单选题 · extreme

  • A.大约55%左右
  • B.大约74%左右← 正确答案
  • C.大约90%左右
  • D.大约40%不变

答案：B。由Y=e^(−D0·A)，0.40=e^(−D0·300)，得D0·300≈0.916，故D0≈0.00305/mm²。新面积100mm²时，Y=e^(−0.00305×100)=e^(−0.305)≈0.737≈74%。面积缩减2/3，良率从40%跳升到约74%——这就是大芯片在先进制程上面临的成本惩罚。

Q9. 台积电3nm工艺的典型应用场景包括哪些？

多选题 · mid

  • A.AI加速器如GPU和TPU← 正确答案
  • B.智能手机旗舰SoC芯片← 正确答案
  • C.高性能数据中心CPU← 正确答案
  • D.简单LED驱动控制芯片

答案：ABC。3nm的高成本和高效能决定了它主要用于大计算量、高价值的芯片：AI加速器、旗舰手机SoC、服务器CPU。LED驱动芯片对成本和工艺成熟度更敏感，通常使用成熟制程，完全不需要3nm。

Q10. 以下哪些是台积电N2相比N3的主要变化？

多选题 · hard

  • A.从FinFET转为GAA纳米片← 正确答案
  • B.引入背面供电技术方向← 正确答案
  • C.单一曝光EUV完全替代光刻
  • D.晶体管密度和能效进一步提升← 正确答案

答案：ABD。N2的三大变化是结构（GAA）、供电（背面供电BSPDN）和性能密度提升。EUV仍然需要多层曝光配合，不可能单次曝光完成所有图形——光刻是“多道工序的精细绘画”，不是一蹴而就。