想象一座建在指甲盖大小土地上的“纳米新城”，里面住着上百亿个名叫“晶体管”的路口闸门。每道闸门负责放行或拦截电子车流，AI 芯片的算力，就靠这些闸门在 1 秒内开合几十亿次。过去 20 年，城市靠把路越修越窄（晶体管越做越小）来塞进更多闸门——这正是摩尔定律。可如今路窄到只剩十几个原子宽，光刻机这把“刻刀”再也刻不出更细的线。于是英特尔决定不再硬挤尺寸，而是给老城做一次“架构级改造”：把三面有红绿灯的 FinFET 路口，改造成四面都装红绿灯、电子车完全逃不出去的 RibbonFET 立体通道；再给城市铺设一条与信号路分离的“地下供电管廊”（PowerVia 背面供电）。改造分两期交付：先出 20A 试验版，再推优化的 18A 正式版，正面迎战台积电 N2。本文就用这座纳米城市当导游图，带你读懂 18A/20A 的来龙去脉，以及它凭什么成为 AI 芯片能效竞赛的胜负手。

岗位关联

理解 18A/20A 背后的晶体管与供电架构变革，能帮 AI 从业者看懂下一代 AI 芯片的能效来源，在芯片选型、算力规划与供应链判断中做出更有依据的决策。

目录
  1. 可视化演示
  2. 工艺演进挑战
  3. RibbonFET晶体管
  4. PowerVia供电
  5. 命名体系解码
  6. 台积电正面对决
  7. AI能效跃迁
  8. 代工战略落地
  9. AI 应用场景
  10. Python 演示
  11. 常见误区
  12. 面试题

可视化演示

展示RibbonFET全环绕栅极晶体管结构、PowerVia背面供电架构变革、以及18A与台积电N2的密度性能竞品对比，揭示先进制程核心技术。

本节配有交互动效（进入视口后自动加载，约 3KB）。

RibbonFET全环绕栅极架构 FinFET：栅极三面包围鳍状沟道，近20年主流架构到达极限 RibbonFET：栅极四面包围纳米带，更好控制漏电流 多带堆叠：多个纳米带垂直堆叠，可调驱动电流 GAA: Gate-All-Around = 4-sided gate control RibbonFET取代FinFET实现更优短沟道控制

工艺演进挑战

纳米新城最初的发展逻辑很简单：把每条路修窄一点，就能在同样面积上多盖一批路口闸门。这条路走了 20 年，如今路宽只剩十几个硅原子——原子是自然界最小的“砖块”，路再窄就真的没有立足之地了。更麻烦的是，负责刻路的“光刻刻刀”也到了极限：光线本身有宽度，想刻出比光波长更细的线条，就像用毛笔写蚂蚁脚，笔尖再努力也画不出那么细的笔画。

这条“物理红线”在半导体行业里有一个精确的数学表达，叫瑞利判据。它告诉我们：光刻机能刻出的最小线宽 R，由三个因素共同决定——光源波长 λ、透镜收集光线的能力 NA，以及工艺熟练度 k₁。波长越短、透镜越“聚光”、工艺越成熟，能刻出的线就越细。EUV 光刻已经把波长压到 13.5 纳米，这是目前人类能稳定使用的极紫外光，再想缩短波长，就得换更昂贵的下一代光刻机，成本呈指数级上升。

于是英特尔意识到：与其继续和光刻机死磕“把路修窄”，不如换一种思路——改造路口本身的结构，让每个闸门在更小的空间里依然能精准管住电子车流。这就催生了从 FinFET 到 RibbonFET 的晶体管革命，以及从正面到背面的供电革命。老城翻新，靠的不只是更小的地皮，更是更聪明的设计。

R=k1×λNAR = \frac{k_1 \times \lambda}{NA}
这个公式是光刻的“物理尺子”：它告诉工程师，当线宽逼近波长极限时，单纯靠缩短波长来缩小晶体管，已经走不通了。
  1. 分辨率 R光刻机能分辨的最小特征尺寸，R 越小，芯片上能放下的晶体管越多。
    RR
  2. 工艺因子 k₁光刻工艺的经验系数，反映工艺成熟度，越小越接近理论极限。
    k1k_1
  3. 曝光波长 λ光刻光源的波长，如 EUV 为 13.5nm，波长越短刻得越细。
    λ\lambda
  4. 数值孔径 NA投影物镜收集光线的能力，NA 越大，成像越锐利。
    NANA

RibbonFET晶体管

回到纳米新城的路口。在 FinFET 时代，每个闸门是一个竖起的“鳍片”（Fin），闸门的三面——左、右、顶——都安装了红绿灯（栅极），唯独底部是敞开的。电子车流在通道里飞驰时，总有一些“不守规矩”的电子从底部偷偷溜走，形成泄漏电流。路口越小，这种偷跑越严重，闸门几乎要失灵。这就好比把一条通道越修越窄，三面围栏管得住上左右，却管不住脚底下。

RibbonFET 的解决方案很直接：把通道从“竖鳍片”改成水平堆叠的“纳米片”（Nanosheet），再用栅极材料把每一片纳米片的上下左右四面全部包住。相当于在通道四周建起一座完整的立体环形包围圈，电子车无论从哪个方向都逃不出去。这种结构在业界被称为 GAA（Gate-All-Around，全环绕栅极）。

为什么四面环绕比三面强？关键在于一个叫“栅控自然长度”的物理量。它描述栅极电压对沟道深处的穿透控制能力：自然长度越小，栅极的“管辖力”越强，电子越难在关断状态下偷偷溜走。RibbonFET 的纳米片比 FinFET 的鳍片更薄，沟道厚度 t_si 大幅下降，自然长度随之缩小，静电控制力自然更胜一筹。对电路设计者来说，这意味着更低的泄漏功耗和更稳定的开关行为——在动辄上百亿晶体管的 AI 芯片里，每一个闸门少漏一点电，整片芯片的能效账就算得过来了。

λg=εsi×tsi×tox2×εox\lambda_g = \sqrt{\frac{\varepsilon_{si} \times t_{si} \times t_{ox}}{2 \times \varepsilon_{ox}}}
自然长度 λ_g 是栅极“管辖力”的标尺：数字越小，栅极越能牢牢看住沟道里的电子，泄漏越少。
  1. 自然长度 λ_g衡量栅极对沟道静电控制力的特征长度，越小控制越强。
    λg\lambda_g
  2. 硅介电常数 ε_si沟道材料的介电特性，反映电场在硅中的穿透能力。
    εsi\varepsilon_{si}
  3. 沟道厚度 t_si鳍片或纳米片的厚度，GAA 的纳米片比 FinFET 鳍片更薄，这是关键。
    tsit_{si}
  4. 栅氧厚度 t_ox 与氧化层介电常数 ε_ox栅极绝缘层的厚度与介电特性，共同决定电场能否有效穿透到沟道。
    tox, εoxt_{ox},\ \varepsilon_{ox}

PowerVia供电

纳米新城翻新到一半，工程师们又发现一个棘手问题：电不够用。传统芯片的电源线和信号线都铺在晶体管上方那十几层“金属马路”上。随着 AI 芯片功耗飙升，供电需求越来越大，电源线必须加粗，可马路就那么宽，电源线粗了信号线就没地方走，形成了“电线杆和电话线挤在同一条街”的拥堵局面。

英特尔给出的解决方案叫 PowerVia（背面供电，BSPDN）。思路听起来像城市地下管廊：把电源线整体搬到晶圆的背面，正面只留给信号线。电源从背面垂直打通孔（TSV/背面触点）直接送给晶体管，路径更短、走线更粗。这个方案最直接的好处，体现在一个中学物理公式上——欧姆定律。导线电阻与长度成正比、与截面积成反比。背面供电的电源线又短又粗，电阻大幅下降，电流流过时的电压损失（IR 压降）也随之显著减小。

对芯片设计者来说，IR 压降小意味着一个连锁收益：既然电压在到达晶体管的路上损失得少，设计时就不必预留那么高的电压冗余，可以把供电电压调低一些。而功耗与电压的平方成正比——电压每降低 10%，动态功耗就能降约 19%。这正是 PowerVia 被称为 AI 芯片能效“杠杆”的原因：它不是直接帮你多算几亿次，而是让每一次运算消耗的电费更便宜。

ΔV=I×R=I×ρ×LA\Delta V = I \times R = I \times \frac{\rho \times L}{A}
背面供电的本质，是把“电线”从拥挤的地面搬到宽敞的地下：路径更短（L 小）、线径更粗（A 大），IR 压降自然更小。
  1. 压降 ΔV电流流过电源线产生的电压损失，供电到达晶体管时电压会打折扣。
    ΔV\Delta V
  2. 电流 I芯片消耗的总电流，AI 芯片可高达上百安培，I 越大压降越明显。
    II
  3. 电阻 R导线电阻，等于电阻率 ρ 乘以长度 L，再除以截面积 A。
    R=ρ×LAR = \frac{\rho \times L}{A}

命名体系解码

以前英特尔说自家工艺是“10 纳米”“7 纳米”，仿佛芯片里真有那么细的线。其实从很多年前起，这些数字就已经不是物理尺寸了，更像地产商的“楼盘环数”——你说你在“三环”，但具体到门牌号，可能已经说不清是几公里。台积电和三星都在“注水”，英特尔干脆掀了桌子：从 Intel 7 开始放弃纳米数字，改用“工艺代数”，后来又引入埃（Å）作为单位，于是有了 20A、18A、14A 的命名。

为什么用埃？因为 1 纳米 = 10 埃。20A 就是 20 埃，等效于 2.0 纳米级；18A 等效于 1.8 纳米级。这样命名既延续了“数字越小越先进”的直觉，又诚实得多——它不再假装自己能精确描述物理栅极长度，而是标定一个“等效工艺档位”。在 18A 之前的 20A，相当于装修工程的“样板间”：先把 RibbonFET 和 PowerVia 两大新技术完整跑通一遍，验证设计流程和良率。但英特尔并不指望 20A 大量出货，真正的“主力户型”是 18A——它优化了纳米片宽度、供电网络和设计规则，专门用来迎接外部代工客户，直接对标台积电 N2。再往后 14A，则是下一代布局。

这套命名体系既是一场“营销去魅”，也是一次战略定位：英特尔不再和对手比拼谁的数字更小，而是用明确的代数坐标，把每一次技术迭代打包成一个可验收的里程碑。对客户来说，选择 18A 就像看装修公司的样板间——样板间（20A）证明你有能力，而正式交付（18A）才决定口碑。

1 A˚=0.1 nm,20A=2.0 nm 等效,18A=1.8 nm 等效1\ \text{Å} = 0.1\ \text{nm},\quad 20\text{A} = 2.0\ \text{nm 等效},\quad 18\text{A} = 1.8\ \text{nm 等效}
埃和纳米的换算就是小学级的十进制：A 前面的数字乘 0.1 就是等效纳米数。但这个“等效”二字，才是理解整个命名体系的关键。
  1. 埃的定义1 埃等于 0.1 纳米，即百亿分之一米，是描述原子尺度的常用单位。
    1 A˚=0.1 nm1\ \text{Å} = 0.1\ \text{nm}
  2. 20A 的换算20 埃等效于 2.0 纳米，定位为新技术验证节点。
    20×0.1 nm=2.0 nm20 \times 0.1\ \text{nm} = 2.0\ \text{nm}
  3. 18A 的换算18 埃等效于 1.8 纳米，定位为代工主力节点。
    18×0.1 nm=1.8 nm18 \times 0.1\ \text{nm} = 1.8\ \text{nm}

台积电正面对决

纳米新城不止英特尔一家开发商。台积电在隔壁也在搞类似的旧城改造，代号 N2。两家公司的设计方案非常接近：台积电 N2 也采用 GAA 结构（他们叫 Nanosheet，纳米片）；英特尔 18A 则用自家命名的 RibbonFET。这就像两家装修公司都加了“智能门禁系统”，只是品牌不同，底层思路殊途同归。真正的差异藏在细节里：英特尔在 18A 上还多装了一套“地下供电管廊”（PowerVia），而台积电 N2 首次量产并未采用背面供电，背面供电要等更晚的 N2P 或 A16 节点。

量产时间线也堪称“针尖对麦芒”：英特尔计划 2025 年让 18A 进入量产，台积电 N2 同样瞄准 2025 年。于是竞争焦点从“谁先发布”转到了“谁能量产爬坡快、良率高、生态全”。台积电的护城河在于几十年的代工口碑和庞大客户群，从苹果到英伟达都习惯“找台积电流片”；英特尔则打出“系统代工”牌——不仅提供制造，还开放封装、软件和 IP，试图用差异化服务抢单。良率更是硬指标：同样一颗 AI 芯片，台积电如果有 90% 良率而英特尔只有 70%，成本差距会瞬间抹平架构优势。

我们可以用能效提升百分比来量化这场对决的收益。假设某颗 AI 芯片在旧节点功耗为 400W，迁移到新节点后降为 300W，节省的 100W 除以 400W 就是 25% 的能效提升。英特尔宣称 18A 相比自家前代在能效上有两位数百分比提升，台积电 N2 也给出类似承诺——但数字谁更漂亮，最终要看真实流片数据。对下游的 AI 芯片公司来说，这场对决多了一个“货比三家”的机会：以前只有台积电一个选项，如今英特尔 18A 用背面供电提供了差异化卖点，谈判桌上总算有了第二把椅子。

η=P原−P新P原×100%\eta = \frac{P_{\text{原}} - P_{\text{新}}}{P_{\text{原}}} \times 100\%
能效提升百分比描述的是“省了多少电”：分子是省下的功耗，分母是原来的功耗，乘 100% 得到相对提升比例。
  1. 原功耗 P_原旧工艺下同一芯片的功耗，作为比较基准。
    P原P_{\text{原}}
  2. 新功耗 P_新新工艺下同款芯片的功耗，通常更低。
    P新P_{\text{新}}
  3. 提升比例 η功耗降低的百分比，衡量工艺升级带来的能效增益。
    η\eta

AI能效跃迁

AI 芯片是纳米新城最“能吃”的住户。一块顶级 AI 加速卡功耗动辄 300W 起步，训练大模型的数据中心动辄数万块 GPU，电费成为运营方的头号噩梦。AI 算力需求以每年翻倍的速度增长，而芯片功耗却不可能同步翻倍——这中间的缺口，只能靠“能效革命”来填。决定数字芯片动态功耗的公式只有三个变量：电容 C、电压 V、频率 f。

其中电压 V 是那颗“最软的柿子”：功耗与电压的平方成正比，电压降下来一点，功耗就成平方地往下掉。但电压不能无限降——如果供电线路的 IR 压降太大，芯片远端的晶体管会“吃不饱电”，逻辑就可能出错。于是工程师们只能保守地调高电压，留出冗余，而这部分冗余在 PowerVia/BSPDN 方案落地后就可以释放：背面供电把压降大幅压缩，供电网络更稳定，芯片就能以更低的标称电压运行。再加上供电走线从正面移走后，正面信号线更短更宽，寄生电容 C 也变小，功耗的另外半个因子也被优化了。

对 AI 从业者来说，18A 的能效故事可以翻译成一句话：同样的电费，能多训练几轮模型；同样的散热预算，能把推理集群塞进更小的机柜。未来两年的 AI 芯片路线图——从英特尔的 Panther Lake 到各路 ASIC 加速卡——都将围绕“每瓦算力”这个核心指标展开，而先进制程正是撬动这一指标的最大杠杆。

P=12×C×V2×fP = \frac{1}{2} \times C \times V^2 \times f
动态功耗公式是芯片能效的总开关：V 被平方放大，所以供电电压哪怕降低一点点，节省的功耗都非常可观。
  1. 负载电容 C晶体管开关时需要充放电的电容，布线越短越宽，寄生电容越小。
    CC
  2. 供电电压 V核心运行电压，功耗与电压的平方成正比，是最敏感的调节杠杆。
    V2V^2
  3. 开关频率 f芯片运行的时钟频率，AI 加速卡一般在 1~2GHz 量级。
    ff

代工战略落地

18A 不仅仅是技术节点，更是英特尔代工业务的“旗舰样板间”。过去几年，英特尔在制程上接连跳票，市场信心受损；如今 18A 被寄予厚望——它是英特尔首次在关键技术（背面供电）上领先台积电的节点，也是对外展示“我们回来了”的最强证据。代工客户的顾虑很朴素：你工艺再好，能不能按时交付？良率够不够高？配套的 IP、封装、设计工具链齐不齐？英特尔为此拉拢了 Synopsys、Cadence 等 EDA 厂商提前适配 18A 的设计规则，并对外公布了一系列 PDK 和设计套件，试图把“能用”变成“好用”。

量产节奏上，英特尔的策略是“小步快跑”：先用 20A 在 2024 年完成技术验证，然后用 18A 在 2025 年迎接第一批外部客户流片。良率是最残酷的考场，代工行业的良率直接决定成本——一片晶圆几万美元，切出的芯片如果坏了一半，每颗好芯片的成本立刻翻倍。英特尔也坦承 18A 良率爬坡需要时间，但它用“系统代工”的服务来对冲：客户在英特尔流片，可以顺便获得先进封装（Foveros）、chiplet 集成等一揽子服务，这是台积电相对薄弱的环节。

如果把先进制程竞争比作装修公司争订单，那么 18A 就是英特尔摆在大厅里的那套“获奖作品”：它要说服 AI 芯片公司相信，除了台积电的高价精装，还有英特尔这套“水电改造+智能家居”的方案可选。对整个 AI 硬件供应链而言，多一个合格的第二货源，意味着谈判权、议价权和供应链安全都多了一重保障。

Cchip=CwaferY×NC_{\text{chip}} = \frac{C_{\text{wafer}}}{Y \times N}
良率是代工行业的“生死线”：良率 Y 越低，能卖的好芯片越少，每颗芯片分摊的晶圆成本就越高，所以良率每提升一个点都是真金白银。
  1. 晶圆成本 C_wafer一片晶圆的总制造成本，先进工艺下高达数万美元。
    CwaferC_{\text{wafer}}
  2. 良率 Y好芯片占整片晶圆切出芯片总数的比例，取值 0 到 1。
    YY
  3. 每片芯片数 N一片晶圆能切出的芯片总数量，芯片越大 N 越小。
    NN
  4. 单芯片成本 C_chip分摊后单个芯片的成本，良率越低成本越贵。
    CchipC_{\text{chip}}

AI 应用场景

AI芯片设计公司的工艺选型决策

阶段：AI 硬件设计（芯片流片前的工艺选型）

解决的问题：传统上 AI 芯片公司只能选台积电一家代工，议价空间小、供应风险高。现在设计师可以把 18A 与 N2 的晶体管密度、能效、量产时间代入功耗模型，计算“每瓦算力”和“单位算力成本”，用数据决定在哪家流片。

具体案例：一家创业公司设计大模型推理加速卡，目标功耗 150W。工程师用表格对比 18A（RibbonFET+PowerVia）与 N2（GAA）的 IR 压降和能效收益，最终选择 18A，因为背面供电让同等性能下的芯片电压可以调低 8%，整卡功耗省下约 15%，且英特尔的系统代工服务包含了 chiplet 封装方案，加快了整机集成。

数据中心AI算力集群的能效优化

阶段：AI 模型推理与训练部署

解决的问题：数据中心运营商面对电费和散热瓶颈，需要从芯片源头压降功耗。采用带 BSPDN 背面供电的 18A 芯片后，IR 压降降低，供电电压可下探，动态功耗按电压平方关系显著下降，从而降低整柜功率和散热需求。

具体案例：某云厂商在规划新一轮 AI 推理集群时，将搭载 18A 工艺的 CPU/GPU 与上一代节点产品对比，实测单卡推理能效提升约 20%，同样一个 40kW 机柜可以多部署 15% 的加速卡，节省了数万度的年电费。

代工生态的EDA与PDK协同

阶段：AI 芯片物理设计与签核（Backend Design）

解决的问题：PowerVia 背面供电改变了传统芯片的电源网络设计方法——电源从背面接入，布线资源重新分配。EDA 工具需要新的 PDK 规则、新的 IR 压降分析流程来支持这种“双面设计”。

具体案例：Synopsys 与英特尔代工合作，为 18A 推出支持背面供电的 Fusion Compiler 设计流程，物理设计工程师可以在数字后端阶段同时规划正面的信号布线和背面的电源网络，自动优化通孔位置和 IR 压降。这让 AI 芯片团队从“拿到 PDK 无从下手”变成了“按向导式流程两周跑完物理实现”。

Python 演示

python26 行
# -*- coding: utf-8 -*-"""计算背面供电(BSPDN)相对正面供电的IR压降收益""" def ir_drop(resistivity, length, area, current):    """欧姆定律: 压降 = 电流 * 电阻"""    resistance = resistivity * length / area    return current * resistance  def main():    rho = 1.7e-8          # 铜电阻率(欧姆*米)    current = 0.05        # 负载电流(安培)    area_front = 1.0e-12  # 正面供电走线截面积(平方米)    area_back = 8.0e-12   # 背面供电走线截面积(平方米)    len_front = 2.0e-6    # 正面供电路径长度(米)    len_back = 0.4e-6     # 背面供电路径长度(米)    drop_front = ir_drop(rho, len_front, area_front, current)    drop_back = ir_drop(rho, len_back, area_back, current)    gain = (drop_front - drop_back) / drop_front * 100.0    print("正面供电IR压降: {:.1f} mV".format(drop_front * 1e3))    print("背面供电IR压降: {:.1f} mV".format(drop_back * 1e3))    print("压降降低比例: {:.1f}%".format(gain))  if __name__ == "__main__":    main()
目的：用欧姆定律模拟 PowerVia 背面供电相对传统正面供电的 IR 压降收益，直观量化“路径更短、走线更粗”带来的供电改善。
  1. def ir_drop(resistivity, length, area, current):定义计算 IR 压降的函数，传入材料电阻率、走线长度、截面积和负载电流。
  2. resistance = resistivity * length / area导线电阻由材料、长短、粗细共同决定，这是 BSPDN 改善供电的物理基础。
  3. return current * resistance欧姆定律：电压降等于电流乘以电阻。
  4. drop_front = ir_drop(rho, len_front, area_front, current)用“又细又长”的正面供电参数算压降。
  5. drop_back = ir_drop(rho, len_back, area_back, current)用“又粗又短”的背面供电参数算压降。
  6. gain = (drop_front - drop_back) / drop_front * 100.0计算压降降低百分比，对应正文中的能效收益公式。
  7. print("压降降低比例: {:.1f}%".format(gain))把结果格式化成百分数输出，直观看到 PowerVia 的压倒性优势。

常见误区

误区很多人以为 18A 就是栅极长度或线宽等于 1.8 纳米，像以前听到“7 纳米”就觉得芯片里有 7 纳米粗的线一样。

正解18A 里的 A 是埃（Ångström），18A 等效于 1.8 纳米，但这个数字早已不是任何物理尺寸，只是“等效工艺档位”的代号。就像楼盘说“三环”，不代表房子半径真的是三公里。真正的晶体管尺寸涉及纳米片的宽度、栅极间距等多个维度，18A 的"1.8nm"更多是营销与对标的坐标。

为何常见：因为过去几十年“纳米数字=线宽”的印象太根深蒂固，加上英特尔从 Intel 7 到 18A 的命名只花了短短几年，公众惯性思维难以立刻扭转。

误区初学者看到 20A 在 18A 之前发布，误以为 20 比 18 大，所以更先进，就像“20 系显卡比 18 系更新”。

正解在先进制程的命名里，数字越小越先进（20A → 18A → 14A）。20A 是英特尔第一个集成 RibbonFET 和 PowerVia 的“验证节点”，主要用来跑通技术；18A 才是优化后的“主力节点”，对标台积电 N2，承担代工抢单的重任。两者都采用 GAA+背面供电，但 18A 在纳米片宽度、供电网络和设计规则上都做了迭代。

为何常见：把“发布时间早”和“技术代际新”混为一谈。发布早的节点往往是试验田，后面紧跟的优化节点才真正走量。

误区有人以为用了 RibbonFET（GAA），芯片功耗就会自动大幅下降，把架构升级当成“一键省电”。

正解GAA 的主要收益是更强的静电控制和更低的泄漏电流，但动态功耗除了泄漏，还取决于供电电压、时钟频率和布线电容。英特尔的能效提升来自 RibbonFET + PowerVia + 材料优化 + 设计规则协同的“组合拳”，单靠把 FinFET 换成 GAA，收益可能只有百分之几。就像换了一扇密封性更好的门，但房子整体的保温还取决于墙体和窗户。

为何常见：厂商宣传时喜欢把单一卖点放大，听众容易忽略能效是系统工程的结果。

误区看到 PowerVia 的宣传海报，误以为英特尔发明了背面供电技术。

正解BSPDN（背面供电网络）是学术界和产业界研究了近十年的技术方向，imec、台积电、三星都有大量布局。英特尔的贡献在于率先把它推进到量产阶段——2024 年在 20A 上实现商业化，这是“第一个吃螃蟹的人”，而不是“第一个想到螃蟹能吃的人”。台积电的背面供电会在更晚的节点跟进。

为何常见：“首个量产”和“首个发明”在传播中容易被混淆，而厂商也樂于让这种模糊性存在。

面试题

Q1. 英特尔18A命名中的"A"代表什么？

单选题 · easy

  • A.埃单位，十亿分之一米← 正确答案
  • B.安培单位，测电流强度
  • C.面积单位，算芯片大小
  • D.原子单位，量原子层数

答案：A。18A 中的 A 是埃（Ångström），1 埃 = 0.1 纳米，是原子尺度的度量单位。安培、面积、原子虽然都以 A 开头，但都不属于工艺命名的语境。选 B 的同学是把物理符号和单位搞混了。

Q2. FinFET 与 RibbonFET（GAA）的核心区别是什么？

单选题 · easy

  • A.供电方向完全不同
  • B.封装方式完全不同
  • C.栅极包住沟道的面数不同← 正确答案
  • D.光刻波长完全不同

答案：C。FinFET 的栅极三面环绕鳍片沟道，底部裸露，存在泄漏；RibbonFET 用纳米片做沟道，栅极上下左右四面全包裹，静电控制更强。供电方向（PowerVia）和封装（Foveros）是与晶体管结构正交的技术，不能混为一谈。

Q3. 下列关于 20A 与 18A 关系的描述，正确的是？

单选题 · mid

  • A.20A 比 18A 晶体管更密
  • B.20A 不使用 RibbonFET
  • C.20A 先验证，18A 是优化主力← 正确答案
  • D.18A 没有使用 PowerVia

答案：C。20A 是英特尔首个验证 RibbonFET+PowerVia 的节点，定位是跑通技术；18A 是优化后的代工主力节点，对标台积电 N2。A 选项没有依据，B 和 D 都错误，因为 20A 和 18A 都同时采用了这两项技术。

Q4. PowerVia（BSPDN）背面供电带来哪些收益？

多选题 · mid

  • A.信号线与电源线分离，布线不拥堵← 正确答案
  • B.电源走线更短更粗，电阻变小← 正确答案
  • C.芯片 IR 压降显著下降← 正确答案
  • D.光刻分辨率直接提升

答案：ABC。背面供电把电源线搬到晶圆背面，正面只留信号线，同时电源线本身更粗更短，IR 压降随之降低。光刻分辨率由光源波长和数值孔径决定，与供电架构无关，D 错误。

Q5. 栅控自然长度 λ_g 越小，说明什么？

单选题 · hard

  • A.沟道电阻一定更小
  • B.晶圆成本一定更低
  • C.芯片封装尺寸越小
  • D.栅极静电控制力更强← 正确答案

答案：D。自然长度描述栅极电压对沟道的控制能力，λ_g 越小，栅极越能有效封锁沟道，短沟道效应和泄漏电流越小。这正是 GAA 纳米片把沟道做薄来缩小 λ_g 的原因。A、B、C 都不由 λ_g 直接决定，属于无关推导。

Q6. 根据光刻分辨率公式 R = k₁·λ/NA，要提升分辨率可以怎么做？

多选题 · mid

  • A.缩短曝光光源波长← 正确答案
  • B.增大透镜数值孔径← 正确答案
  • C.降低工艺因子系数← 正确答案
  • D.加大晶圆直径尺寸

答案：ABC。分辨率 R 越小越先进。R 与波长 λ 成正比、与数值孔径 NA 成反比，所以缩短波长（EUV 用 13.5nm）和增大 NA 都能提升分辨率，工艺系数 k₁ 越小越接近物理极限。晶圆直径是产能维度，与分辨率无关。

Q7. 摩尔定律的核心表述是什么？

单选题 · easy

  • A.晶圆面积约两年翻一番
  • B.晶体管数量约两年翻一番← 正确答案
  • C.光刻波长约两年减半
  • D.芯片价格约两年翻一番

答案：B。摩尔定律的核心是集成电路上可容纳的晶体管数量约每两年翻一番，性能随之提升、成本摊薄。它描述的是晶体管密度和成本规律，而不是晶圆面积、光刻波长或价格翻倍。英特尔 18A 的架构创新正是为了延续这条曲线。

Q8. 关于英特尔 18A 与台积电 N2 的对比，说法正确的有哪些？

多选题 · extreme

  • A.两者都采用 GAA 结构← 正确答案
  • B.18A 率先量产后背供电← 正确答案
  • C.两者量产时间大致重叠← 正确答案
  • D.18A 的晶体管密度必然高于 N2

答案：ABC。N2 用 Nanosheet（GAA），18A 用 RibbonFET（GAA），都是全环绕栅极；18A 是首个量产背面供电的节点，N2 首次量产未搭载；两者都瞄准 2025 年量产。D 中“必然”过于绝对，密度取决于具体设计规则，官方未公布绝对对比，不能断定。

Q9. 英特尔从“纳米”改名为"20A/18A"的根本原因是什么？

单选题 · mid

  • A.台积电先采用了埃级命名
  • B.晶圆尺寸发生了改变
  • C.埃比纳米听起来更先进
  • D.纳米数字已不代表物理尺寸← 正确答案

答案：D。数字芯片的物理尺寸早已不是纳米数字所描述的值，“7nm“和”10nm”都成了等效档位符号。英特尔改用埃为单位并配合代数体系，本质是承认数字虚化并建立更清晰的代际坐标。营销因素有，但不是根本原因；晶圆尺寸和台积电命名并非动因。

Q10. 背面供电对 AI 芯片最直接的价值是什么？

单选题 · hard

  • A.提升 AI 推理的准确率
  • B.降低 IR 压降，改善能效← 正确答案
  • C.增大模型参数存储空间
  • D.取代 HBM 内存的接口

答案：B。BSPDN 让电源线更短更粗，IR 压降下降，芯片可以用更低的电压运行，动态功耗（与电压平方成正比）显著降低，这对功耗爆表的 AI 芯片是直接利好。推理准确率取决于算法和模型，参数存储依赖片上 SRAM/DRAM，HBM 是外部带宽方案，均与供电架构无关。