想象一位极其敏感的大明星——她只要被陌生人盯一眼就会发挥失常。在量子世界里,每个量子比特就是这样的大明星:周围环境里任何一点微小的振动、温度波动、电磁干扰,都能让它“看错剧本、说错台词”。更棘手的是,我们没法直接偷看她的状态,因为一旦有人观察,她立刻“塌缩”成普通状态,表演就此结束。 怎么办?答案是派出特勤局。Shor码就像给她配了九个贴身保镖——三个人围成一组记住她的每一句话,三组人再互相印证,谁记错了都能揪出来。表面码则像现代化的网格布防——把整座剧院划分为无数小格,每个格点上的保镖只盯着周围的邻居,大家互相监督、互相查岗,任何风吹草动都逃不过这张天罗地网。两种方案都能保护VIP的安全,但一个靠“层层上报”,一个靠“邻里守望”,风格完全不同。 本篇文章将带你走进量子纠错的世界,看懂这两种方案如何为量子计算机保驾护航。

岗位关联

对AI从业者而言,量子纠错是决定量子计算能否走向实用的关键环节。理解表面码与Shor码的设计哲学,能帮你把握量子-经典混合架构的底层逻辑,为未来接手量子计算相关工程打下基础。

目录
  1. 可视化演示
  2. 量子纠错基础
  3. Shor码级联
  4. 表面码拓扑
  5. 关键指标对比
  6. 超导平台实现
  7. 未来演进方向
  8. AI 应用场景
  9. Python 演示
  10. 常见误区
  11. 面试题

可视化演示

展示两种量子纠错码核心:Shor码级联编码(1逻辑比特→3比特翻转码BF→3相位翻转PF=9物理比特[[9,1,3]])、表面码拓扑结构(2D格点Z稳定子面心+X稳定子顶点 码距d=3)、性能对比(Shor 9:1固定 vs 表面码2d²:1可调 阈值1%),三模式理解量子纠错原理。

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量子纠错基础

特勤局的第一课:VIP为什么需要保护?因为她太容易被干扰了——楼下装修的震动、远处忽明忽暗的灯光,都会让她状态失常。量子比特也一样,这种敏感体质专业上叫“退相干”——由于量子比特极其微小,环境中任何微小的热扰动、电磁波都会破坏它携带的量子信息。更麻烦的是,我们甚至不能直接检查她是否状态良好,因为“看一眼”本身就是一种干扰。

既然不能直接看,特勤局的办法是——给她配上三个替身。乍一听违背常理:量子态不是不能克隆吗?没错,量子不可克隆定理禁止我们复制未知量子态。但量子纠错的巧妙之处在于:我们不必“复制”她,而是把她的信息“摊开”到多个物理比特的联合纠缠态中。就像把一条机密信息拆成三份随机的碎片分给三个保镖,单独看任何一人都毫无头绪,但三人到一起就能还原完整信息。

在量子纠错中,我们通常关注两类错误:比特翻转(|0⟩变|1⟩,像保镖记反了信息)和相位翻转(|+⟩变|−⟩,像保镖记混了语气)。纠错流程是一个闭环:编码 → 错误悄悄发生 → 测量伴随式(查岗) → 根据查岗结果校正 → 验证恢复。

这一层“替身”设计只是保护的第一步。三个保镖互相对照能发现谁记错了,但万一三人中有一个连“自己记没记错”都搞混了呢?这就暴露了简单冗余的局限,也引出了Shor码的进阶方案。

∣0⟩→∣0L⟩=12(∣000⟩+∣111⟩),∣1⟩→∣1L⟩=12(∣000⟩−∣111⟩)|0\rangle \rightarrow |0_L\rangle = \frac{1}{\sqrt{2}}(|000\rangle + |111\rangle), \quad |1\rangle \rightarrow |1_L\rangle = \frac{1}{\sqrt{2}}(|000\rangle - |111\rangle)
这就是三个“替身”的纠缠编码:两位逻辑比特分别映射到三比特的纠缠态,任何单比特发生翻转都不会破坏整体信息结构。
  1. 逻辑比特映射把单个物理比特的状态映射到三比特纠缠态,让信息分散在三份冗余中。
    ∣0⟩→∣0L⟩=12(∣000⟩+∣111⟩)|0\rangle \rightarrow |0_L\rangle = \frac{1}{\sqrt{2}}(|000\rangle + |111\rangle)
  2. 相对相位标记用叠加态的正负号区分逻辑0和逻辑1,确保相位信息也被编码进去。
    ∣1⟩→∣1L⟩=12(∣000⟩−∣111⟩)|1\rangle \rightarrow |1_L\rangle = \frac{1}{\sqrt{2}}(|000\rangle - |111\rangle)

Shor码级联

三个保镖负责记住VIP说的话,但如果一个人记错了声称“是”的话,另两个人可以投票纠正他——这是比特翻转码,能抗住单比特翻转。可要是干扰来自“语气”层面(相位翻转)呢?三个保镖记得一字不差,但全都把VIP说话的语气从“肯定”记成了“疑问”,投票也没用,因为三个人错得一模一样。

Shor码的破局思路是:把九个保镖排成 3×3 的方阵,先按列分组——每三人一组用比特翻转码保护“内容”;再把三个组当成三份“包裹”,用相位翻转码保护“语气”。这就是级联编码:先解决内容错误,再解决语气错误。外层每份“包裹”本身也是一个经过比特翻转码保护的逻辑比特,层层嵌套、逐级设防。

Shor码包含9个物理量子比特,编码1个逻辑量子比特,编码率只有九分之一。这意味着9倍的硬件开销只换来1个受保护的比特,代价高昂。但它在理论上的意义开创了一个时代:首次证明了量子纠错是可能的,即使物理比特本身不完美,也能通过级联构造出更可靠的逻辑比特。

贴身保镖团的方案虽然有效,但有个致命弱点——层级越多,指挥链条越长,任何一层的保镖自己出问题,整个体系就乱了。特勤局需要更聪明的方案:干脆放弃“层层上报”,改为“网格布防”。

kn=19,X^=∏i=19Xi⋅∏j=13Zj\frac{k}{n} = \frac{1}{9}, \qquad \hat{X} = \prod_{i=1}^{9} X_i \cdot \prod_{j=1}^{3} Z_j
编码率1/9表示每个逻辑比特消耗9个物理比特。级联的深层含义是:当底层物理错误率足够低时,每深入一级,等效错误率就会进一步压低。
  1. 编码率计算n个物理比特承载k个逻辑比特,Shor码中 k=1、n=9。
    k/n=1/9k/n = 1/9
  2. 逻辑操作符构造逻辑比特上的X操作需要协同操作多个物理比特(9个X),相当于全体保镖同时行动。
    X^=∏i=19Xi⋅∏j=13Zj\hat{X} = \prod_{i=1}^{9} X_i \cdot \prod_{j=1}^{3} Z_j

表面码拓扑

特勤局换了一套新策略:不再让九个保镖围成一个圈,而是把整片区域划分为网格。每个格点站一位保镖(数据比特),每个小方格的中心安排一位“巡警”(测量比特)。每位保镖只需要和身边最近的四位邻居互相监督——查他们之间的“边界”有没有被破坏。没有人需要知道全局信息,但整个网格连成一张大网。

这张网的监督规则就是稳定子测量。巡警定期检查自己方格的四条边上是否出现了“异常信号”(奇偶校验不匹配)。当某条边上的量子比特发生错误时,相邻的两个方格会同时报警——错误就像在网格上留下了一条链的两个端点,专业术语叫“任意子激发”。有趣的是,单次错误总是成对出现,单独一个“破绽”永远无法存在,这源于拓扑序的数学保护。

表面码的强大之处正在于此:错误链无论怎么蜿蜒曲折,只要把两个端点连起来“配对”消除,就能还原信息。网格越大(码距越大),错误链需要跨越的格数越多,就越不容易形成一条贯穿整个网格的“逻辑错误”。这就是拓扑保护——看似每个局部都可能出小差错,但全局结构坚不可摧。

网格布防看起来比Shor码的方阵复杂得多,但两种方案的性价比差异巨大。现在我们需要一个客观的“标尺”来比较两种特勤方案——是码距、阈值还是物理开销?让我们逐个拆解。

t=⌊d−12⌋,Nphys=2d2−1t = \left\lfloor \frac{d-1}{2} \right\rfloor, \qquad N_{\text{phys}} = 2d^2 - 1
码距d决定表面码的纠错能力:能纠正任意t=⌊(d−1)/2⌋个单比特错误。物理比特数随码距平方增长——这就是网格布防的成本模型。
  1. 最高可纠错数码距d表示最短错误链的长度,能纠正的错误数取其一半向下取整。
    t=⌊(d−1)/2⌋t = \lfloor (d-1)/2 \rfloor
  2. 物理比特开销d×d的网格布置数据比特,加上方格中心的测量比特,总数为2d²−1。
    Nphys=2d2−1N_{\text{phys}} = 2d^2 - 1

关键指标对比

把两种特勤方案摆上桌面:Shor码的9人团队和表面码的网格布防,第一眼看去Shor码更省人。但在真实对抗中,考验的是“防线纵深”(码距)和“单兵素质要求”(阈值)。Shor码要达到码距5,需要级联九倍扩展——81个物理比特;而表面码达到码距5只需要49个物理比特。码距7时差距更加悬殊:Shor码729个,表面码只需97个。

更关键的是阈值。阈值可以理解为“特勤局的最低招聘标准”——单个保镖的出错率低于这个标准,整个体系才可靠;高于这个标准,人再多也白搭。Shor码的容错阈值大约在10⁻⁵量级,要求每个物理量子比特的出错率低于十万分之一,对硬件极其苛刻。表面码的阈值则在1%左右,整整宽松了三个数量级。

让我们用一个统一模型看开销:给定目标逻辑错误率,物理比特数和码距的关系是非线性的。Shor码的级联呈指数增长,而表面码是多项式(平方)增长。在小规模实验阶段差距不明显,但通往实用量子计算需要上万个逻辑比特时,这种差异决定生死。

数据说明了一切:面对大规模容错计算,网格布防的扩展性碾压了贴身团队。但纸上谈兵容易,实际工程中表面码真能在超导芯片上落地吗?

PL≈C(PPth)d+12,Shor: n=9l,Surface: n=2d2−1P_L \approx C\left(\frac{P}{P_{th}}\right)^{\frac{d+1}{2}}, \qquad \text{Shor: } n=9^l, \quad \text{Surface: } n=2d^2-1
逻辑错误率随码距增大呈指数压制,而代价(物理比特数)只是多项式增长——这就是表面码“越扩越划算”的数学基础。
  1. 错误压制公式当物理错误率P小于阈值P_th时,码距d每增加2,逻辑错误率就按比例平方级下降。
    PL≈C(P/Pth)(d+1)/2P_L \approx C(P/P_{th})^{(d+1)/2}
  2. Shor码级联开销每级联一层,物理比特数乘以9,呈指数增长。
    n=9ln=9^l
  3. 表面码物理开销码距d增大时,物理比特数按d的二次方增长,远慢于指数。
    n=2d2−1n=2d^2-1

超导平台实现

特勤方案再好,也得有适合的“舞台”。超导量子芯片为表面码提供了近乎完美的舞台:芯片上的量子比特天然排列成二维网格,与表面码的格子结构严丝合缝。你不需要在芯片上额外布线去连接远距离的比特——表面码的所有测量都只发生在相邻比特之间,对工艺极其友好。

表面码1%的阈值对超导平台意味着什么?当前超导量子比特的错误率已经能做到千分之一到万分之一量级,刚好跨过表面码的阈值门槛。再看Shor码十万分之一的要求——目前最顶尖的硬件也还差一两代。这就是业界纷纷押注表面码的根本原因:工程上更早实现。

稳定子测量在超导芯片上的实现也有成熟方案:用微波脉冲驱动测量比特与相邻数据比特发生相互作用,读出测量比特的状态即可得到校验结果。这与经典控制系统的配合密不可分——高频的测量调度、错误判定、校正指令都由经典计算机在微秒级完成,形成真正的量子-经典混合架构:

表面码在超导平台上的前景明朗,但“能跑通”和“能实用”之间还隔着一条巨大的鸿沟。量子纠错的下一程要往哪里走?

pphys<pth≈1%,τmeasure≪T2p_{\text{phys}} < p_{\text{th}} \approx 1\%, \qquad \tau_{\text{measure}} \ll T_2
工程可行性的两大前提:物理错误率必须低于阈值,且测量速度快于量子比特的相干时间T₂——否则还没查完岗,VIP已经“翻车”了。
  1. 阈值条件物理错误率必须低于阈值(约1%),表面码的容错机制才能生效。
    pphys<pth≈1%p_{\text{phys}} < p_{\text{th}} \approx 1\%
  2. 测控速度约束单次稳定子测量的时间必须远小于量子比特的相干时间,否则测量过程本身就制造新错误。
    τmeasure≪T2\tau_{\text{measure}} \ll T_2

未来演进方向

特勤局的终极目标:让VIP在完全不受干扰的环境中自由活动。对量子计算而言,就是实现“逻辑量子比特”——让受保护的量子比特的错误率低到可以忽略。2022年以来,谷歌、IBM等团队已展示了表面码的重复纠错实验:错误率确实随码距增大而下降。这是第一块里程碑。

下一个挑战来自解码算法。表面码纠错的关键环节是“把错误链端点配对”,经典计算中的最小权重完美匹配(MWPM)算法是目前最常用的解码器,但它在码距增大时计算量急剧增长。未来的方向是用神经网络训练出快速的解码器,让经典层跟得上量子层的纠错节奏——这正是量子-经典混合架构的核心研究问题。

从更远的视角看,单块芯片的面积终究有限,表面码的扩展还需要与分布式计算结合:多块小芯片通过光子互连组成“网格中的网格”。容错阈值的进一步宽松(比如零噪声外推、偏置噪声下的优化码)也在持续推进。量子纠错的最终形态,很可能是一套深度耦合的量子-经典混合系统:量子层负责计算,经典层负责实时“盯梢”和“调度”。

从Shor码的9人方阵到表面码的无限网格,量子纠错走过了从“证明可行”到“工程可造”的跨越。特勤局的方案迭代还在继续——但无论未来怎么变,核心哲学始终如一:用空间的冗余换取时间的可靠,用局部的混乱换取整体的秩序。

PL(m)→0asd→∞,whileNphys=O(d2)P_L^{(m)} \rightarrow 0 \quad \text{as} \quad d \rightarrow \infty, \qquad \text{while} \quad N_{\text{phys}} = O(d^2)
未来方向本质上是一场“资源换可靠”的指数级竞赛:码距增大让错误率指数下降,但物理比特只按平方增长。表面码的结构决定了它是这场竞赛中最有希望走到终点的选手。
  1. 无限压低错误率理论上当码距趋于无穷时,逻辑错误率趋于零,即完全容错。
    PL(m)→0asd→∞P_L^{(m)} \rightarrow 0 \quad \text{as} \quad d \rightarrow \infty
  2. 可控的成本增长这一理想过程的代价只是平方量级的物理比特增长,在可接受范围内。
    Nphys=O(d2)N_{\text{phys}} = O(d^2)

AI 应用场景

超导量子芯片的经典控制软件

阶段:量子-经典混合控制的实时调度

解决的问题:量子芯片运行时,稳定子测量需要精密的时序控制,传统手工编排难以处理上千比特的同步调度。基于表面码的纠错协议让经典软件可以用统一框架自动管理测量的频率、顺序、异常响应的优先级。

具体案例:某超导量子实验室部署了一套“测控-解码”流水线:微波脉冲发生器在200纳秒内完成一次稳定子测量,FPGA实时汇总结果并触发解码器判定是否发生错误,随后经典计算机在微秒级反馈校正指令。整个过程就像特勤局指挥中心的实时作战地图。

云端量子纠错服务

阶段:云计算平台的QaaS(量子即服务)

解决的问题:普通开发者使用量子云平台时不可能自己实现量子纠错。平台在底层自动为用户选配纠错方案——小规模任务用Shor码类级联编码保证正确性,大规模任务用表面码架构满足扩展性。

具体案例:某云服务商在量子后端上封装了“逻辑比特抽象层”,用户只需指定逻辑比特数和目标错误率,平台自动计算所需的物理比特数和纠错参数,并以可视化面板展示当前错误注入与校正的实时状态。

表面码解码器的机器学习优化

阶段:经典后处理的AI加速

解决的问题:表面码的稳定子测量会产生大量伴随式数据,用传统MWPM算法解码速度随码距增大急剧下降。训练神经网络解码器,可以把纠错速度提升数十倍,同时逼近最优解码精度。

具体案例:研究团队将表面码的伴随式序列输入图神经网络,模型输出错误链端点的配对方案。在码距d=9的仿真中,神经解码器将单次解码时间从毫秒级压到微秒级,首次实现了实时纠错闭环。

Python 演示

python77 行
import random  def encode(bit):    """把 1 个逻辑比特编码成 3 个物理比特(最简单的冗余)"""    return [bit, bit, bit]  def apply_noise(reg, p):    """以概率 p 对每个物理比特施加比特翻转错误"""    out = []    for b in reg:        if random.random() < p:            out.append(1 - b)        else:            out.append(b)    return out  def measure_syndrome(reg):    """测量相邻比特是否一致,返回伴随式 s[0], s[1]"""    return [reg[0] ^ reg[1], reg[1] ^ reg[2]]  def correct(reg, synd):    """根据伴随式定位并修正单个比特翻转错误"""    if synd == [1, 0]:        reg[0] = 1 - reg[0]    elif synd == [0, 1]:        reg[2] = 1 - reg[2]    elif synd == [1, 1]:        reg[1] = 1 - reg[1]    return reg  def decode(reg):    """多数投票还原逻辑比特"""    return 1 if sum(reg) >= 2 else 0  def run_trial(p=0.1, trials=500):    """完整纠错闭环:编码 -> 加噪 -> 测伴随式 -> 校正 -> 解码"""    success = 0    for _ in range(trials):        logical_bit = random.randint(0, 1)        reg = encode(logical_bit)        reg = apply_noise(reg, p)        synd = measure_syndrome(reg)        reg = correct(reg, synd)        if decode(reg) == logical_bit:            success += 1    return success / trials  def shor_qubits(level):    """Shor 码级联 level 层所需的物理比特数"""    return 9 ** level  def surface_qubits(distance):    """码距为 distance 的平面表面码所需物理比特数"""    return 2 * distance * distance - 1  if __name__ == "__main__":    print("=== 3比特重复码纠错模拟 ===")    for p in [0.05, 0.1, 0.2]:        acc = run_trial(p=p)        print(f"物理错误率 p={p:.2f} -> 纠错后正确率 {acc:.3f}")     print("\n=== Shor码 与 表面码 物理比特开销对比 ===")    print(f"{'码距/层级':<10}{'Shor码比特数':<16}{'表面码比特数':<16}")    for d in [1, 3, 5, 7, 9]:        level = (d + 1) // 2        n_shor = shor_qubits(level)        n_surf = surface_qubits(d)        print(f"{d:<12}{n_shor:<16}{n_surf:<16}")
目的:用最简明的模拟揭示量子纠错的核心——冗余编码、伴随式测量与校正闭环;同时量化展示表面码在扩展性上的压倒性优势。
  1. def encode(bit)把单一逻辑比特映射到三个物理比特的重复码,对应Shor码的第一级保护层。
  2. def apply_noise(reg, p)模拟环境噪声对每个物理比特独立施加比特翻转错误,p就是物理错误率。
  3. def measure_syndrome(reg)测量相邻比特的异或值,得到“伴随式”——它告诉我们是哪个位置的比特被翻转了。
  4. def correct(reg, synd)根据伴随式的三种模式([1,0]、[0,1]、[1,1])准确定位并反转出错的比特。
  5. def run_trial(p)执行完整的“编码→加噪→检测→校正→解码”闭环,返回纠错后的逻辑正确率。
  6. def shor_qubits(level)Shor码每级联一层,物理比特数乘以9,呈指数增长。
  7. def surface_qubits(distance)表面码物理比特数与码距的平方成正比,即 2d²−1。

常见误区

误区量子纠错就是把同样的信息复制三份,出错时投票表决。Shor码不过是三重冗余的高级版。

正解量子不可克隆定理明确禁止复制未知量子态。所谓“冗余”是把信息编码到多个物理比特的纠缠态中,单个物理比特的信息是隐形的。以Shor码为例,9个物理比特各自携带的是量子信息的“碎片”而非副本,纠错靠的是测量伴随式而非投票。

为何常见:经典纠错的“重复码+多数投票”太深入人心,容易习惯性地把经典图景套到量子头上。

误区既然码距越大错误率越低,那就直接把码距设成几十,一步到位实现完全容错。

正解码距增大时物理比特数按平方增长(2d²−1),控制线路、制冷能力、经典解码速度都是瓶颈。实际工程中应在目标逻辑错误率和硬件能力间做权衡:当前超导平台多从d=3或d=5起步,逐步升级。

为何常见:只看到错误率指数下降的美好前景,忽略了代价同样在增长——不过幸运的是只是平方增长。

误区只要用了量子纠错码,物理比特发生多少错误都能自动修复,量子计算机就永远不会出错了。

正解任何量子纠错码都有纠错上限。码距为d的表面码最多纠正t=⌊(d−1)/2⌋个错误。当错误数超过一半时,错误链可能贯穿整个网格,形成一条无法探测的逻辑错误——相当于防线被整体突破。

为何常见:人们容易把“纠错”想象成橡皮擦,忽略了它其实是“在一定错误预算内的防线”。

误区量子测量会让量子态塌缩,那表面码每次做稳定子测量不是把信息全毁了吗?

正解稳定子测量测量的是“校验算符”的本征值,逻辑比特恰好处于所有稳定子的+1本征空间中。测量结果不揭示任何逻辑信息,因此不会导致逻辑量子态塌缩。就像巡警只检查“有没有异常”而不查看VIP的具体行程——查岗本身不打扰VIP。

为何常见:测量即塌缩的直觉太强,忽略了稳定子测量的巧妙设计——它只问“是否出错”,不问“你是多少”。

误区只要量子比特的物理错误率降到表面码阈值(约1%)以下,容错量子计算就水到渠成了。

正解阈值只是必要条件而非充分条件。实际系统还需考虑:测量本身会引入新错误(需多次测量取一致)、解码延迟期间错误持续累积、比特泄漏(状态跳出计算空间)、时钟同步等工程问题。2023年谷歌的重复纠错实验显示,码距从3提到5虽然降低了错误率,但仍与理论预期有差距。

为何常见:理论模型的理想假设(如错误均匀且独立)在真实芯片上并不成立,工程实现的坑永远比理论多。

面试题

Q1. Shor码用多少个物理比特编码1个逻辑比特?

单选题 · easy

  • A.3个物理比特
  • B.5个物理比特
  • C.9个物理比特← 正确答案
  • D.12个物理比特

答案:C。Shor码采用3×3级联结构:先对9个比特按3人一组做比特翻转码,再把三个组当作整体做相位翻转码,总共需要9个物理比特承载1个逻辑比特,编码率为1/9。3个比特只是单层比特翻转码的规模,5和12在Shor码结构中都不存在。

Q2. 表面码中码距d=5时,最多能纠正多少个单比特错误?

单选题 · mid

  • A.1个随机错误
  • B.2个随机错误← 正确答案
  • C.3个随机错误
  • D.5个随机错误

答案:B。表面码的纠错能力由公式 t=⌊(d−1)/2⌋ 决定,d=5时 t=2。它保证能纠正任意2个或更少的单比特错误;当错误数达到3个时,某些错误构型可能形成贯穿网格的逻辑错误链,突破防线。错误数等于码距时系统必然失效。

Q3. 表面码相比Shor码在工程上最核心的优势是什么?

单选题 · mid

  • A.编码率更高更省比特
  • B.仅靠邻居校验且阈值高← 正确答案
  • C.后需全局精确校准
  • D.不需要任何测量操作

答案:B。表面码的稳定子测量只涉及相邻量子比特,天然适配超导芯片的网格布局;同时其阈值约1%,比Shor码约10⁻⁵宽松三个数量级,大幅降低硬件要求。表面码的物理开销其实更大,编码率更低,只是扩展性好。测量是必要环节,全局校准也不是其核心优势。

Q4. 稳定子测量在表面码中的作用是什么?

单选题 · easy

  • A.直接读出逻辑比特值
  • B.只探测相邻比特关联出错← 正确答案
  • C.复制一份量子信息备份
  • D.把物理比特清零复位

答案:B。稳定子测量通过测量校验算符来检查相邻数据比特之间是否出现异常关联,结果只反映“有没有错”而不泄露逻辑信息,因此不会破坏量子态。它不直接读出数据、不复制信息、也不做物理复位,而是像巡警查岗一样确认防线是否完整。

Q5. 关于容错阈值,下列说法正确的是?

单选题 · mid

  • A.物理错误率低于阈值即可实现指数级错误抑制← 正确答案
  • B.阈值指数据错误率必须为精确零
  • C.阈值是码距的自然常数与硬件无关
  • D.阈值由量子算法类型直接决定

答案:A。当物理错误率低于阈值时,增大码距会让逻辑错误率按幂律下降。阈值是一个综合了编码结构、解码器和噪声模型的理论值,通常以百分比衡量(表面码约1%),不需要零错误率。不同码有不同的阈值,硬件噪声模型也会影响实际可达到的更精细阈值。

Q6. 以下关于Shor码级联结构的说法,哪些是正确的?

多选题 · mid

  • A.先做比特翻转保护再做相位翻转保护← 正确答案
  • B.每级联一层物理比特数变为原来的9倍← 正确答案
  • C.级联可以压低逻辑错误率但开销指数增长← 正确答案
  • D.级联后阈值会大幅提升到10%以上

答案:ABC。Shor码是典型的级联码:内层3比特比特翻转码保护幅度信息,外层3组相位翻转码保护相位信息,所以A正确。每深入一级,9个物理比特变成一个逻辑比特,比特数乘以9(指数增长),因此B、C正确。级联并不能提高阈值,只是当物理错误率已低于阈值时进一步压低逻辑错误率——阈值由每层码本身决定,选项D错误。

Q7. 表面码中的“任意子激发”指的是什么?

单选题 · hard

  • A.错误链的两个端点出现在网格面上← 正确答案
  • B.量子比特被完全复制了一份
  • C.稳定子测量值永远保持为零
  • D.逻辑比特与物理比特交换角色

答案:A。表面码中错误以链的形式出现——链的两个端点会触发相邻稳定子报警(奇偶校验异常),这两个端点就是“任意子激发”。配对并消除端点即完成纠错。拓扑保护的本质正是:单独一个端点无法存在,错误必然成对出现,使得局部探测成为可能。

Q8. 为什么超导量子芯片特别青睐表面码?

单选题 · easy

  • A.网格布局与芯片结构天然匹配← 正确答案
  • B.表面码的稳定子完全不用微波脉冲
  • C.超导比特的数量天生比Shor码少
  • D.表面码不需要经典计算机协同控制

答案:A。超导芯片上的量子比特天然呈二维阵列排布,与表面码的网格结构完全一致,所有测量都发生在相邻比特之间,布线简单。表面码仍然依赖微波脉冲驱动测量,且必须有经典计算机做实时解码和反馈控制。比特数量少是目标而非现状。

Q9. 关于Shor码与表面码的物理开销模型,哪些表述正确?

多选题 · hard

  • A.Shor码开销随级联层数指数增长← 正确答案
  • B.表面码物理比特数按2d²−1增长← 正确答案
  • C.码距9时表面码约需161个物理比特← 正确答案
  • D.Shor码码距9时开销超过Shor码3级← 正确答案

答案:ABCD。Shor码级联每层×9即指数增长(A对)。表面码为2d²−1(B对)。d=9时代入9×9×2−1=161(C对)。Shor码的码距d=9对应级联2.5层左右(实际以3层计需要729个物理比特),远超表面码的161个,因此D也对。此题全面考察两种码的开销模型差异。

Q10. 逻辑错误率公式 $P_L \approx C(P/P_{th})^{(d+1)/2}$ 说明了什么?

单选题 · mid

  • A.码距增大时逻辑错误率以幂律下降← 正确答案
  • B.物理错误率高于阈值时增大码距可反超
  • C.逻辑错误率与码距无关只与物理错误率有关
  • D.码距每加1逻辑错误率必减半

答案:A。该公式表明当物理错误率P低于阈值P_th时,指数(d+1)/2随码距线性增大,逻辑错误率呈幂律(类指数)下降,A对。P高于阈值时,增大码距反而会因P/P_th>1而放大错误,B错。C显然忽视码距的指数作用;D说“减半”过于绝对,实际是更陡峭的幂律衰减,取决于C和P/P_th的具体数值。