SRAM存内计算

可视化演示

展示SRAM存内计算位线电流叠加原理、ADC量化转换过程及模拟与数字方案性能对比分析。

存内计算背景

回到那个农贸市场：每个摊位都有自己的价目表，但算总价这件事，永远要等顾客把菜搬到市场中央的结算台才能完成。整个上午，结算台前排着长队，搬菜的路上人挤人，不少菜叶在半路被挤坏——这就是“数据搬运”的浪费。在计算机里，同样的事情每天都在发生：CPU（中央处理器）和内存（仓库）分居两地，指令和数据的搬运，远比计算本身更耗时、更耗电。这道著名的“内存墙”，正是冯诺依曼架构的经典瓶颈。

存内计算的思路很直接：既然搬运这么贵，不如让“仓库”自己会算。SRAM存内计算把乘加运算直接搬进存储阵列，让存储单元在“被读取”的同时完成计算。市场里不再需要中央结算台，每个摊位都是一台智能秤。这样，原本要把输入数据从内存搬到ALU、算完再搬回去的路径，被一条条并行计算、原位累加的“报价线”取代了。

在传统架构里，一次完整操作的能量消耗中，数据搬运往往占据大头。可以用一个占比公式来理解这件事的严重程度：

存内计算的“省”，省的就是从摊位移到结算台那一路运输。当每个摊位都能立地报价时，市场不再拥挤，顾客也不用来回奔波——这就是存算一体架构最核心的价值。

SRAM单元结构

智能秤想要普及，先得有一台结实可靠的秤。在SRAM存内计算中，这杆“秤”就是一个个SRAM存储单元。最常见的SRAM单元由6个晶体管构成，称为6T单元：四个晶体管组成两个交叉耦合的反相器，像两个互相拉住的搭档，只要不断电，就能把信息牢牢锁存住——存1就保持高电平，存0就保持低电平。另外两个晶体管是“门卫”，负责在需要时打开通道，让外部读到存储的信息。

当我们要“问价”（读取）时，先把位线（BL）预充到高电平“待命”，然后打开字线（WL）这个“门卫”。如果单元存的是0，位线就会通过单元放电；如果存的是1，位线则基本保持高电平。读取速度取决于位线电容的放电快慢，可以写成：

这杆“秤”的稳定性并非天生完美。读操作时，位线放电可能短暂扰动存储节点的电压，如果扰动太强，存1可能被翻成0，就像顾客手太重把秤压坏了——这被称为“读破坏”。SRAM单元的设计，就是在确保读取稳定的前提下，让秤尽可能轻巧、便宜。

位线乘加原理

现在，市场上所有的“智能秤”被排成一个整齐的矩阵：每一行代表一种菜品（输入维度），每一列代表一个顾客订单（输出维度）。存储单元里存放的是权重——也就是这张订单上“要不要这道菜”（0或1）。当顾客报出采购清单时，输入信号通过字线同时广播给整行摊位；每个摊位的秤根据“订单上是否有这道菜”决定是否报价，报价高低则由顾客要的量决定。

这个过程在电路层面非常优雅：输入信号以电压或脉冲宽度的形式加载在字线上，SRAM单元存储的权重1或0决定晶体管导通还是关断。导通时，单元在位线上产生电流，电流大小正比于输入电压和权重的乘积——乘法就这么“免费”完成了。同一列上所有单元的电流自然汇聚到位线上，这一列的总电流就是所有乘积之和，也就是一次完整的乘加运算：

整个商店的“报价体系”只靠一道物理过程——位线放电——就完成了。市场里的顾客不需要挨个摊位讨价还价，只要站在市场门口报一遍需求，所有摊位同时响应，一列位线上汇聚的电流就是一张订单的汇总报价单。这种“读写即计算、阵列即算盘”的方式，正是存内计算的核心魔法。

模拟量化设计

聪明的读者已经发现：位线上汇聚的是电流，是连续变化的模拟量，而不是干净的0和1数字。就像智能秤报出的是“大约三斤二两”，而不是精确的“3.2斤”——音量够大，但带有模糊性。为了让后续的数字电路能够处理，必须把模拟电流转换成数字信号，这个任务由ADC（模数转换器）完成。

ADC的工作，就像把各家摊位报出的模拟量整理成账本上的数字条目。首先是模拟乘法：输入电压/脉冲宽度与权重导通共同调制的电流，天然完成了乘法，这是模拟计算的特权。但模拟量不能无限精细地累加：位线电压范围有限，ADC需要在设定的满量程内，把连续的电流值映射到有限的离散码值上。码值越多，账记得越细，但ADC的面积和功耗也越大。

量化过程会引入不可避免的量化噪声，其上限由ADC位宽决定。理想情况下，一个b位ADC的信噪比可以表示为：

量化位宽的选择，本质上是“账本记得多细”与“记账成本多高”之间的权衡。4比特ADC已经能支撑常见神经网络推理任务，8比特则更稳但面积功耗更大。市场管理者必须精打细算：秤够用就好，不必每台都配账房先生级别的精密仪表。

精度限制分析

再好的智能秤，用久了弹簧也会疲劳，地面轻微震动也会让读数抖动。SRAM存内计算的模拟计算路径同样面临各种误差来源。首先是工艺误差：芯片制造过程中，晶体管的阈值电压、尺寸都会出现小范围波动，导致每个单元在存储同样的1时，产生的电流却不完全一样——就像每个秤的弹簧硬度略有差异，称同一斤土豆，读数却可能差出几十克。

其次是噪声与串扰：位线是长长的金属线，相邻位线之间通过寄生电容互相干扰；电源电压的波动、晶体管的热噪声也会叠加到累加结果上。这些误差不像ADC量化那样有规律可循，它们是随机、动态的。把所有误差因素纳入考量，实际得到的位线累加结果可以写成：

针对这些精度问题，业界发展出多种“校准”手段：在阵列中放置参考单元，实时测量电流偏差并补偿；对多次采样结果取平均以抑制随机噪声；或者把高位权重和低位权重分开计算，用混合精度方式减少量化损失。这些方法就像定期给市场里的秤统一校零、增配防震底座，让读数尽可能贴近真实值。

单元改造策略

前文提到，6T SRAM在读取时可能扰动存储节点，影响稳定性。在存内计算阵列中，这一矛盾被放大了：成百上千个单元同时被字线打开，位线放电电流比普通存储读取大得多，读破坏风险显著上升。就像市场高峰时段，所有顾客同时用力按秤台，普通的秤很容易失灵——于是，我们需要一台“加强版”摊秤。

经典的改造方案是把6T单元升级为8T单元：在原有6个晶体管的基础上，增加两个晶体管构成独立的读端口（读字线RWL和读位线RBL）。存储数据不再直接暴露在读位线上，而是通过一个专门的读缓冲隔离。这样一来，读操作不会影响存储节点的电压，读破坏问题被彻底规避。代价是单元面积增加：

面积增加带来直接的存储密度损失：原来能放100个摊位的市场，改造成扩大版柜台后只能放75个。但收益也很明确：读写端口分离让阵列的读操作更快、更稳，支持更大的阵列规模。在精度和容量的两难之间，8T方案成了许多SRAM存内计算芯片的主流选择。

对比与应用

不是所有市场都需要把每个摊位改装成智能秤。开在社区里的小菜店，顾客少、菜品单一，传统结算台就够用了；只有在人流量大、订单密集的大型市场，智能秤阵列才能发挥价值。存内计算方案的选择，同样需要因场景制宜。

首先看数字方案与模拟CIM的对比：传统数字计算每次乘加都需要独立的数字乘法器和加法器，N次乘加需要N份电路；模拟CIM用一次位线放电就完成了N路累加，能效优势随阵列规模增大而凸显。但模拟计算的容错能力差，需要ADC、校正电路等额外开销。再看SRAM CIM与RRAM CIM的对比：SRAM基于成熟CMOS工艺，速度快、易集成，但单元是易失的，掉电数据即失，且单比特存储密度偏低；RRAM单元面积小、可多比特存储、非易失，但工艺尚不成熟，一致性和耐久性仍有短板。

从能效角度看，模拟CIM的优势可以用一个比例关系概括：

正因如此，SRAM存内计算目前最活跃的落地场景集中在边缘AI：语音唤醒词检测、低功耗图像分类、传感器数据处理等任务，模型规模适中、对能效敏感、可以容忍一定精度损失。在这些“热闹且忙碌的小型市场”里，智能秤阵列正取代中央结算台，成为新一代低功耗AI芯片的核心算力引擎。

AI 应用场景

Python 演示

"""SRAM存内计算仿真: 模拟权重矩阵"存储"在SRAM阵列中,输入向量通过字线驱动, 位线上电流累加实现矩阵向量乘."""import numpy as np  class SRAM_CIM:    """SRAM存内计算阵列仿真"""     def __init__(self, weights, weight_bit=1, adc_bit=4):        self.weights = np.array(weights).astype(float)        self.M, self.N = self.weights.shape        self.adc_bit = adc_bit        self.adc_max = 2 ** adc_bit - 1        # SRAM单元存储权重, 1表示导通, 0表示关断        self.w_bits = (self.weights > 0).astype(int)     def bitline_mac(self, x):        """位线模拟乘加: 单元电流 = 输入电压 * 权重导通"""        x = np.array(x).astype(float)        assert x.shape[0] == self.M        # 列方向累加: 每根位线上的电流总和        i_bl = self.w_bits * x[:, np.newaxis]        y_analog = i_bl.sum(axis=0)        return y_analog     def adc_quantize(self, y_analog, full_scale=None):        """ADC量化: 把模拟累加值映射到有限数字码"""        if full_scale is None:            full_scale = y_analog.max() if y_analog.max() > 0 else 1.0        codes = np.round(y_analog / full_scale * self.adc_max).astype(int)        return codes     def forward(self, x):        """完整前向: 模拟乘加 + ADC量化"""        y_analog = self.bitline_mac(x)        codes = self.adc_quantize(y_analog)        y_digital = codes / self.adc_max * y_analog.max()        return y_analog, codes, y_digital  def main():    # 4x4 权重矩阵 (1bit权重)    weights = [        [1, 0, 1, 1],        [0, 1, 1, 0],        [1, 1, 0, 1],        [0, 1, 0, 1],    ]    x = [1.0, 0.6, 0.4, 0.8]     cim = SRAM_CIM(weights, adc_bit=4)    y_analog, codes, y_digital = cim.forward(x)    y_ideal = np.dot(x, np.array(weights))     print("输入 x:", x)    print("权重矩阵:")    for row in weights:        print("  ", row)    print("位线电流(模拟):", y_analog)    print("ADC码值:", codes)    print("反量化输出:", y_digital)    print("理想乘加:", y_ideal)    print("量化误差:", y_ideal - y_digital)  if __name__ == "__main__":    main()

1. self.w_bits = (self.weights > 0).astype(int)把权重矩阵映射为SRAM单元的导通/关断状态，这是“存储即计算”的起点。
2. i_bl = self.w_bits * x[:, np.newaxis]模拟每个单元的电流：权重为1的单元导通，电流大小等于对应输入值。
3. y_analog = i_bl.sum(axis=0)沿列方向求和，这一行代码等价于物理上位线电流的自然累加。
4. codes = np.round(y_analog / full_scale * self.adc_max).astype(int)ADC量化：把连续的模拟电流映射到有限数字码，可调整位宽权衡精度。
5. y_digital = codes / self.adc_max * y_analog.max()反量化，将数字码还原为物理尺度，便于与理想结果对比。

常见误区

面试题