假设你是一家芯片建设公司的总工程师，负责在一片空地上建成一座全新的数字城市。这座城市里住着几十万个叫“触发器”的小市民，他们之间靠数不清的“电路马路”传递消息。开工之前，你必须先写一本《建城管理细则》：城市大门开在哪几个位置、用什么规格的门（引脚约束）；全城的作息铃多久敲一次、每次响多久（时钟约束）；哪些路已经废弃不用再修（虚假路径）；哪些路段允许大货车多等几个红绿灯周期（多周期路径）。这本细则，就是 FPGA 设计里的约束文件——XDC 和 SDC。没有它，施工队（综合与实现工具）只能凭感觉乱建，轻则大门对不上、信号错乱，重则整座城市无法启动。这篇文章会用“城市管理”的故事，带你从零认识约束文件的语法、引脚与时钟配置、时序例外和排错技巧，让你敢亲手写出第一份像样的 XDC 约束文件。

岗位关联

对于 AI 从业者而言，约束文件是 FPGA 加速器从“能综合”走向“能上板、跑得稳”的临门一脚；看得懂 XDC/SDC，才算真正握住了硬件部署的入场券。

目录
  1. 可视化演示
  2. 约束文件概述
  3. 语法格式基础
  4. 引脚电平约束
  5. 时钟约束定义
  6. 时序例外约束
  7. 约束排错技巧
  8. 工程实践实例
  9. AI 应用场景
  10. Python 演示
  11. 常见误区
  12. 面试题

可视化演示

展示系统处理流水线、实时性能指标曲线及多方案对比分析，包含数据流转、吞吐延迟监控与方案评估。

本节配有交互动效（进入视口后自动加载，约 3KB）。

系统可视化 处理流程：输入→处理→模型→输出 性能监控：实时指标 P=L×T

约束文件概述

假设你是芯片建设公司的总工程师，负责在一片空地上破土动工。图纸上画着几十万个触发器市民、上百万条数据马路，可工人并不知道大门朝哪开、红绿灯几秒一轮。开工前的头等大事，是发布一本《建城管理细则》。FPGA 设计里的约束文件，就是这本细则——它不描述城市功能，而描述“建筑怎么落地”。

综合与实现工具拿到你写的 RTL 设计（相当于户型图），知道电路“做什么”，却不知道信号从芯片哪根引脚进出、时钟多快、哪些路径要特殊照顾。约束文件补充这些落地信息：引脚位置、电平标准、时钟周期、路径例外。没有约束，工具只能瞎猜，最后布出来的硬件常与预期相差十万八千里。

目前最主流的约束格式是 XDC 与 SDC。SDC（Synopsys Design Constraints）是业界通用的时序约束标准，各大 EDA 工具都支持；XDC（Xilinx Design Constraints）是 Vivado 使用的约束格式，可以理解为 SDC 的超集——SDC 的所有命令在 XDC 里都能用，XDC 又额外提供 set_property、get_ports 等针对 Xilinx 器件的命令。约束文件贯穿综合、实现、时序签核全流程，是设计的“法律文本”。

所以《建城管理细则》写得越全，施工队越有章可循。这份细则用什么样的“公文格式”书写，正是下一节要展开的内容。

C=NcoveredNtotal\displaystyle C=\frac{N_{\text{covered}}}{N_{\text{total}}}
约束覆盖度：被约束的端口/时钟数量占全部需要约束对象总数的比例。覆盖度不足时，工具会告警并产生不可预测的布线结果，就像细则漏掉几条街的路灯。
  1. 覆盖对象数已被约束文件覆盖的端口数或时钟数，比如定义了引脚位置和电平标准的信号数量。
    NcoveredN_{\text{covered}}
  2. 对象总数设计中需要约束的对象总数，包括全部外部端口与主时钟。
    NtotalN_{\text{total}}
  3. 覆盖率等于 1两者相除得到覆盖率，等于 1 表示约束完备；小于 1 说明有漏网对象，工具可能报警告。
    NcoveredNtotal=1\frac{N_{\text{covered}}}{N_{\text{total}}}=1

语法格式基础

市政府的公文都有固定格式：先写对象，再写要求，句末分号，旁边井号批注。约束文件同样如此——它建立在 Tcl（Tool Command Language，工具命令语言）之上，一行就是一条命令，就像一页页细则条理分明。

例如 set_property IOSTANDARD LVCMOS33 [get_ports led] 可以拆成三部分：set_property 是“下命令”，IOSTANDARD LVCMOS33 是“属性与值”，[get_ports led] 是“点名”——返回 led 这个端口的对象集合。工具执行这一行，就把该端口的电平标准设定为 3.3V 的 LVCMOS。理解了这个“命令 + 对象”的结构，约束文件就不再是天书。

约束文件里，注释以 # 开头，工具遇到 # 会跳过；命令以分号结尾；中括号表示“先执行子命令得到对象集合”，花括号表示“一组值”。按功能，命令可分为对象查询（get_ports、get_pins、get_clocks）、属性设置（set_property）和时序约束（create_clock、set_false_path、set_multicycle_path）三类。学会这三类，阅读任何厂商的约束文件都不再困难。以时钟为例，-waveform {0 5} 这种写法背后的数学本质就是占空比。

公文格式了然于心，接下来就动笔写细则的第一章：城市大门——引脚电平约束。

D=thighTclk\displaystyle D=\frac{t_{\text{high}}}{T_{\text{clk}}}
占空比公式：waveform {0 5} 正是用“高电平时长 / 周期”定义 50% 占空比，是 XDC 时钟语法的数学本质。
  1. 高电平时长一个时钟周期内高电平的持续时间。在 XDC 的 -waveform {0 5} 中，电平在 0ns 拉高、5ns 拉低，所以高电平为 5ns。
    thight_{\text{high}}
  2. 时钟周期例如 create_clock -period 10 中的 10ns。
    TclkT_{\text{clk}}
  3. 计算占空比高电平 5ns 除以周期 10ns，得到 50%，即常见的方波时钟。
    510=50%\frac{5}{10}=50\%

引脚电平约束

城市最重要的门户是市政大门。芯片与外界交换每一比特数据，都要通过引脚这扇门。引脚约束负责两件事：把信号分配到正确的门牌号（物理管脚），以及规定这扇门的规格（电平标准），保证进出车辆（信号）能顺利通行。

指定门牌用 PACKAGE_PIN，例如 set_property PACKAGE_PIN A15 [get_ports led]；规定规格用 IOSTANDARD，例如 set_property IOSTANDARD LVCMOS33 [get_ports led]。此外，DRIVE 属性控制驱动电流能力，PULLUP/PULLDOWN 控制引脚内部的上下拉电阻，这些参数共同决定信号的电气行为，就像大门的宽度、限高和门禁系统。

电平标准的选择要权衡功耗、速度和兼容性：LVCMOS33 驱动能力强、兼容性最好，但功耗高；LVCMOS18 电压低、更省电，但驱动弱；DDR 等高速接口则必须用 SSTL/HSTL 等专用标准。选错标准，轻则信号采样错误，重则长时间过压损坏引脚。用动态功耗公式能直观看到电压的影响。

大门装好，城市还缺一部全城统一的作息钟。时钟约束的使命，就是把这口钟校得准准的。

P=α×C×V2×f\displaystyle P=\alpha \times C \times V^{2} \times f
动态功耗公式：把 3.3V 降到 1.8V，功耗大约降到原来的 30%，这就是低功耗设计偏爱低压电平标准的原因。
  1. 翻转率信号每个时钟周期发生 0→1 翻转的概率，只有上升翻转消耗动态功耗。
    α\alpha
  2. 负载电容引脚、连线和接收端输入电容之和，是“大门与马路”的物理容量。
    CC
  3. 电压平方供电电压的平方，电压从 3.3V 降到 1.8V，单项功耗大幅下降。
    V2V^{2}
  4. 开关频率翻转次数与时钟频率成正比，频率翻倍则功耗翻倍。
    ff

时钟约束定义

一座城市没有统一作息就会乱套。数字电路里，所有触发器靠同一个时钟节拍协同工作：上一拍的输出，在下一拍上升沿被采样。时钟约束就是设定这部“作息钟”的节奏——多久敲一次、每次响多久。

主时钟（primary clock）用 create_clock 定义：create_clock -name sys_clk -period 10 -waveform {0 5} [get_ports clk]。这行命令声明：clk 引脚进来的时钟叫 sys_clk，周期 10ns（即 100MHz），在 0ns 拉高、5ns 拉低，占空比 50%。工具以它为基准计算每条路径的建立与保持时间，就像全校师生都按同一个铃声作息。

芯片内部经 MMCM/PLL 分频倍频、或计数器分频产生的时钟叫生成时钟（generated clock），必须用 create_generated_clock 定义并指明源时钟。工具只有知道生成时钟与主时钟的分频比和相位关系，才能正确处理跨时钟域的时序分析。数据能否被可靠采样，最终取决于建立时间余量。

作息定好了，可城市里总有些路年久失修、有些货车要慢慢走——这些特殊道路，交给时序例外来治理。

Slack=Tclk−Tdata−Tsetup\displaystyle \text{Slack}=T_{\text{clk}}-T_{\text{data}}-T_{\text{setup}}
建立时间余量：数据从源寄存器出发，经过组合逻辑到达目的寄存器，必须在下一个采样沿前留出建立时间；余量大于 0 才算满足。
  1. 时钟周期例如 10ns，是数据路径可用的总时间上限。
    TclkT_{\text{clk}}
  2. 数据路径延迟包括源寄存器时钟到输出（clk-to-q）、组合逻辑延迟和布线延迟。
    TdataT_{\text{data}}
  3. 建立时间目的寄存器在采样沿之前，数据必须稳定的最短时间。
    TsetupT_{\text{setup}}
  4. 计算余量周期减去数据延迟再减去建立时间；Slack ≥ 0 时序满足，Slack < 0 则建立时间违反。
    Slack≥0\text{Slack}\ge 0

时序例外约束

城市地图上，有条老巷早就废弃，却还画在地图里；有条物流通道，允许大货车多等几个红绿灯周期才到站。时序例外，就是针对这些特殊道路的特别条款：要么“免检”，要么“放宽时限”。

虚假路径（false path）用 set_false_path 声明：set_false_path -from [get_clocks clk_a] -to [get_clocks clk_b]。它告诉工具“这条路不真实传递数据，别检查建立/保持时间”。典型对象包括异步时钟域之间的路径、复位释放路径、测试模式信号。注意，虚假路径是“免检”，不是“放宽”，两者性质完全不同。

多周期路径（multicycle path）用 set_multicycle_path 声明数据可跨越 N 个周期才被采样：set_multicycle_path -setup 2 -from [get_pins A_reg/C] -to [get_pins B_reg/D]。此外，set_max_delay / set_min_delay 可以给路径设置最大/最小延迟上限，常用于异步信号或接口时序。它们共同构成了时序例外的三大件。

特别条款多了，细则之间难免打架。怎么排解约束冲突、看懂时序报告，是工程落地前必须跨过的一道坎。

Tdata≤N×Tclk−Tsetup\displaystyle T_{\text{data}}\le N \times T_{\text{clk}}-T_{\text{setup}}
多周期约束本质：把建立时间的检查沿从第 1 个周期推到第 N 个周期，从而给数据路径多出 (N−1) 个周期的放宽时间。
  1. 周期数 N允许数据经过的时钟周期个数，由 set_multicycle_path -setup N 指定。
    NN
  2. 放宽后的总时间N 乘以时钟周期，例如 N=2、T=10ns 时为 20ns。
    N×TclkN \times T_{\text{clk}}
  3. 扣除建立时间在第 N 个采样沿前仍需为建立时间留出窗口。
    −Tsetup-T_{\text{setup}}
  4. 满足条件数据延迟只要不超过该上限即满足时序要求。
    Tdata≤N×Tclk−TsetupT_{\text{data}}\le N \times T_{\text{clk}}-T_{\text{setup}}

约束排错技巧

细则写得越多，矛盾越多：一条路既标“废弃”又说“货车专用”。约束文件写多了同样会冲突，工具会按规则裁决，但裁决结果未必是你想要的——所以你必须学会当“和事佬”，找出问题并修正。

排错第一步是看时序报告。Vivado 的 Timing Summary 会给出 WNS（Worst Negative Slack，最差负余量）与 TNS（Total Negative Slack，总负余量）。WNS 为负，说明至少一条路径不满足时序；报告还会列出最差路径的详细延迟，逐段检查是路径延迟过长、时钟约束不对，还是例外写错，就像交警顺着地图排查拥堵路口。

约束优先级是第二个锦囊：SDC 规定，时序例外按“路径的具体程度”排序，针对单条路径的约束优先于针对整组时钟的约束。例如对某条具体路径设的 set_false_path，会覆盖对整个时钟域设置的多周期约束。另外，命令是否真的生效，要查工具生成的约束确认报告，防止被悄悄忽略。

排错的功夫练到家，最后就是写一份规范的工程约束文件，把这本《管理细则》正式归档。

WNS=min⁡pSlack(p)\displaystyle \text{WNS}=\min_{p}\text{Slack}(p)
WNS 是所有被检查路径的余量最小值；WNS 为负，说明设计无法在当前约束下收敛，是必须优先解决的问题。
  1. 单条路径余量对每条路径 p 计算出的时序余量，可为正也可为负。
    Slack(p)\text{Slack}(p)
  2. 取最小值在所有路径上取最小值，即找出“最差的一条路”。
    min⁡p\min_{p}
  3. 收敛判据WNS ≥ 0 则所有路径满足，WNS < 0 则至少一条路径违规。
    WNS≥0\text{WNS}\ge 0

工程实践实例

一本合格的细则要归档成册：编排有序、注释清晰、版本可溯。工程实践中的 XDC 文件，也应按“引脚 → 时钟 → 例外”分段组织，让后来者一目了然。下面是一个典型工程的约束骨架：

规范要点包括：引脚约束集中在文件头部，时钟约束紧随其后并注释频率来源；生成时钟必须指定源；例外约束写明适用路径的时钟域；多个模块可拆分成多个文件用 source 引入；约束文件纳入 Git 版本管理，改动走评审。每次综合实现后，用 Timing Summary 对照目标频率检查 WNS/TNS，未收敛就回到约束里找原因。

大门、作息、特别条款、归档排错——一本完整的《芯片城市管理细则》就此完工。约束文件不是锦上添花，而是让 FPGA 设计从“能综合”走向“跑得稳”的必经之路。

fmax⁡=1Tclk,min\displaystyle f_{\max}=\frac{1}{T_{\text{clk,min}}}
目标频率与周期互为倒数：要求 100MHz，则时钟周期 10ns；若 WNS 为负，说明实际能跑到的最高频率低于目标。
  1. 最小时钟周期由最差路径 Slack 反推的能正常工作的最小时钟周期。
    Tclk,minT_{\text{clk,min}}
  2. 最高频率该周期对应的最高可运行频率。
    fmax⁡f_{\max}
  3. 取倒数频率与周期成反比，周期越小，可跑频率越高。
    1Tclk,min\frac{1}{T_{\text{clk,min}}}
tcl10 行
# 1. 引脚约束set_property PACKAGE_PIN A15 [get_ports led]set_property IOSTANDARD LVCMOS33 [get_ports led]# 2. 主时钟约束create_clock -name sys_clk -period 10 -waveform {0 5} [get_ports clk]# 3. 生成时钟约束create_generated_clock -name pll_clk -source [get_ports clk] -divide_by 2 [get_pins mmcm/CLKOUT0]# 4. 时序例外约束set_false_path -from [get_clocks sys_clk] -to [get_clocks pll_clk]set_multicycle_path -setup 2 -to [get_pins dram/D]

AI 应用场景

场景一：AI 推理加速器的时序收敛

阶段：模型部署 / FPGA 硬件加速

解决的问题：AI 加速器（如 CNN 加速核）往往跑在 300MHz 以上，乘加阵列路径很长。若约束缺失或虚假路径滥用，布线后 WNS 为负，板卡上 AI 推理会随机出错。用 XDC 把每级流水线的多周期路径约束好、MMCM 生成时钟定义清楚，时序收敛后推理延迟才可预测，如同把城市的红绿灯全部校准。

具体案例：某公司把 YOLO 检测网络部署在 Xilinx KU115 上，卷积计算单元有 7 级流水。通过 set_multicycle_path 对长累加路径放宽到 2 周期，并给跨时钟域打拍寄存器设置虚假路径，WNS 从 -0.8ns 收敛到 +0.2ns，推理帧率稳定在 60FPS。

场景二：边缘多路视频采集的引脚与时钟规划

阶段：数据采集与预处理（边缘 AI 设备的视频输入）

解决的问题：多路摄像头输入的像素时钟、行场同步信号需要精确的引脚分配与电平标准；相机输出 1.8V 信号而 FPGA 管脚默认 3.3V，若不配 IOSTANDARD 会损坏引脚。用引脚约束把每路信号固定到 Bank 电压匹配的管脚，再用 create_clock 定义像素时钟，系统才能稳定采集，就像确保每扇大门的电压规格与访客匹配。

具体案例：8 路 1080P 视频采集卡，SDI 解串器输出 1.8V LVCMOS。约束中为每路 MIPI 时钟配置差分标准和对应 Bank，采集卡连续工作 72 小时无比特错误。

场景三：AI 芯片原型验证平台的约束管理

阶段：AI 芯片流片前的 FPGA 原型验证

解决的问题：AI 芯片验证平台把 RTL 跑在 FPGA 上，此时 FPGA 只是“替身”，引脚须严格对齐芯片封装，时序须达到芯片目标频率。XDC 文件成为验证环境的公共接口，管理不当会导致整个验证环境瘫痪，如同细则版本混乱导致施工队无所适从。

具体案例：某 AI 芯片团队维护三份 XDC——功能约束、时序约束、调试约束，用 source 分层引入；每次改版走评审流程，验证平台启动时间从 2 天缩短到 3 小时。

Python 演示

python69 行
# -*- coding: utf-8 -*-"""简易时序约束检查器：模拟 XDC 中建立时间分析与时序例外。""" class TimingPath:    def __init__(self, name, delay):        self.name = name          # 路径名        self.delay = delay        # 数据路径延迟(ns)  def load_xdc(text):    """解析极简 XDC：普通路径、set_false_path、set_multicycle_path。"""    paths = []    exceptions = []    for line in text.strip().splitlines():        line = line.strip()        if not line or line.startswith('#'):            continue        if line.startswith('set_false_path'):            exceptions.append(('false', line.split()[-1]))        elif line.startswith('set_multicycle_path'):            parts = line.split()            exceptions.append(('multi', parts[-1], int(parts[1])))        else:            name, delay = line.split()            paths.append(TimingPath(name, float(delay)))    return paths, exceptions  def report(paths, exceptions, clk_period, setup_time):    total_neg = 0.0    worst = 0.0    print('%-14s %8s %10s %8s' % ('路径', '延迟(ns)', '时限(ns)', '余量(ns)'))    for p in paths:        allowed = clk_period - setup_time        tag = '普通'        is_false = False        for exc in exceptions:            if exc[1] != p.name:                continue            if exc[0] == 'false':                is_false = True                print('%-14s %8s %10s %8s' % (p.name, format(p.delay, '.2f'), '忽略', '免检'))                break            allowed = exc[2] * clk_period - setup_time            tag = '多周期x%d' % exc[2]        if is_false:            continue        slack = allowed - p.delay        worst = min(worst, slack)        if slack < 0:            total_neg += slack        print('%-14s %8.2f %10.2f %8.2f %s' % (p.name, p.delay, allowed, slack, tag))    print('WNS(最差余量)=%.2f ns  TNS(总负余量)=%.2f ns' % (worst, total_neg))  if __name__ == '__main__':    text = '''# 数据路径延迟记录path_a 2.0path_b 7.5path_c 10.2path_d 1.8path_e 10.5# 时序例外set_false_path path_cset_multicycle_path 2 path_b'''    paths, exceptions = load_xdc(text)    report(paths, exceptions, clk_period=10, setup_time=0.5)
目的：用 Python 模拟 XDC 时序约束检查——解析路径延迟与例外约束，计算每条路径的建立时间余量，输出 WNS 与 TNS。
  1. class TimingPath:用类登记每条数据路径的名字和延迟，就像给城市道路建档立册。
  2. if line.startswith('set_false_path'):识别“废弃道路”标记，让该路径进入免检名单。
  3. exceptions.append(('multi', parts[-1], int(parts[1])))记录多周期例外及其允许的周期数 N。
  4. allowed = clk_period - setup_time默认时限：一个时钟周期减去建立时间，这就是建立时限。
  5. allowed = exc[2] * clk_period - setup_time套用多周期公式，时限放宽为 N 个周期再减建立时间。
  6. worst = min(worst, slack)一路比较找出最差余量，对应时序报告里的 WNS。

常见误区

误区我一直以为约束文件只是帮工具优化用的，功能仿真都过了，约束写不写、写错不写错都无所谓。

正解约束文件直接决定引脚映射、电平标准与时序收敛。引脚位置写错，信号接到错误管脚；电平标准写错，轻则信号不稳定，重则烧坏器件。仿真只验证功能逻辑，约束却决定“真实硬件上的功能是否成立”，相当于细则写错大门位置，施工队把门砌到别人家墙上。

为何常见：小工程不写约束常常也能跑通，因为工具会按默认行为推断，给人“约束不重要”的错觉。

误区时序报告一直报违例，我把这些路径全部 set_false_path，报告就干净了，时序不就收敛了吗？

正解虚假路径的前提是“该路径不会真实传递数据”。若把真实功能路径标成虚假，工具将完全跳过检查，数据可能无法按时到达，上板后随机死机且极难排查。这就像把医院门口的路全标成“废弃”，救护车就进不来了。

为何常见：虚假路径能最快“消灭”时序违规，看起来立竿见影，容易让人误以为解决了问题。

误区create_clock 里我只要写 -period 10 就行，-waveform 那些参数是给高级工程师用的。

正解-waveform 定义占空比与相位偏移。DDR 双沿采样、窄脉冲接口对占空比敏感，多时钟间的相位关系也由 waveform 决定。只写周期会让工具默认 50% 占空比，与真实时钟不符则采样出错，像作息表只写“一天两节课”却不写每节多长，铃声必然乱套。

为何常见：单沿逻辑对占空比不敏感，很多工程默认 50% 也能跑，掩盖了占空比的真实影响。

误区Vivado 用 XDC，别的工具用 SDC，两者语法完全不同，换工具就要全部重写约束。

正解XDC 是 SDC 的超集，SDC 命令在 XDC 中可直接使用；XDC 额外提供器件相关的 set_property、get_ports、层次约束等。迁移时多数命令保留，只需补充器件相关属性。就像 SDC 是全国统一交通法规，XDC 是城市在此基础上加的本地细则。

为何常见：不同工具界面和报错风格差异大，让人误以为底层语言完全不同。

面试题

Q1. XDC 约束文件基于哪种脚本语言？

单选题 · easy

  • A.Verilog 语法
  • B.Tcl 脚本语法← 正确答案
  • C.VHDL 语法
  • D.Python 语法

答案：B。Tcl 是工具命令语言，XDC 与 SDC 都建立在它之上，每条约束就是一条 Tcl 命令。Verilog/VHDL 是硬件描述语言，负责描述电路功能，与约束文件属于不同层面，就像《建城细则》用的是公文语言而非建筑图纸语言。

Q2. 管脚位置分配用哪个命令属性？

单选题 · easy

  • A.set_property PACKAGE_PIN A15 [get_ports clk]← 正确答案
  • B.set_property IOSTANDARD A15 [get_ports clk]
  • C.create_clock -name A15 [get_ports clk]
  • D.set_false_path A15 [get_ports clk]

答案：A。管脚位置用 PACKAGE_PIN 属性设定，IOSTANDARD 是电平标准，create_clock 是时钟约束，set_false_path 是时序例外。这就像给城市大门贴门牌号：PACKAGE_PIN 负责“门牌贴在哪个门上”。

Q3. XDC 与 SDC 的关系是？

单选题 · easy

  • A.完全不同的两套语言互不兼容
  • B.XDC 兼容 SDC 并扩展器件命令← 正确答案
  • C.SDC 是 XDC 的完整超集
  • D.两者只用于不同厂商芯片

答案：B。XDC 以 SDC 为子集，SDC 命令在 XDC 中可直接使用，XDC 额外提供面向 Xilinx 器件的命令。说“完全不同”或“SDC 是 XDC 超集”都反了，就像本地细则一定兼容国家法规并做补充。

Q4. 时钟周期 10ns、50% 占空比的正确写法是？

单选题 · mid

  • A.create_clock -period 10 -waveform {0 5} [get_ports clk]← 正确答案
  • B.create_clock -period 5 -waveform {0 10} [get_ports clk]
  • C.create_generated_clock -period 10 [get_ports clk]
  • D.set_property CLK_PERIOD 10 [get_ports clk]

答案：A。-period 10 表示周期 10ns，-waveform {0 5} 表示 0ns 拉高、5ns 拉低，高电平 5ns 占周期一半即 50% 占空比。两者必须配套，缺一不可，就像作息表既要有总时长，也要有具体的上下课时刻。

Q5. 关于 set_multicycle_path -setup 2，正确的说法有？

多选题 · mid

  • A.允许数据两个时钟周期后到达← 正确答案
  • B.放宽后的建立检查在第 2 个沿← 正确答案
  • C.把时钟周期直接延长一倍
  • D.数据路径延迟可超过两个周期

答案：AB。set_multicycle_path -setup 2 把建立采样沿从第 1 个周期推到第 2 个周期，允许数据 2 个周期内到达，并不是把时钟周期翻倍，也不是允许延迟无限超过两个周期。它只是把“检查时限”放宽了，就像货车被允许多等一个红绿灯周期。

Q6. 关于虚假路径 set_false_path，正确的说法有？

多选题 · mid

  • A.工具跳过该路径的时序检查← 正确答案
  • B.常用于跨时钟域不要求对齐← 正确答案
  • C.滥用会导致真实路径漏检← 正确答案
  • D.会让该路径延迟增加一周期

答案：ABC。虚假路径声明“该路径不真实传递数据”，工具整条跳过检查，常用于异步时钟域等无需对齐的路径。滥用会漏检真实功能路径。它不会改变路径延迟，就像封闭道路不会让道路本身变长。

Q7. 生成时钟的常见来源有？

多选题 · mid

  • A.MMCM/PLL 分频输出← 正确答案
  • B.计数器分频的内部时钟← 正确答案
  • C.对外部输入时钟重命名
  • D.关闭虚假路径的检查

答案：AB。生成时钟指芯片内部产生的时钟源，MMCM/PLL 分频倍频、计数器分频都算；对外部输入时钟重命名通常仍用 create_clock 定义主时钟，而关闭检查是 set_false_path 的职责。它们都需要 create_generated_clock 指明源时钟。

Q8. Slack = 10 − 0.5 − 7.5 = 2ns 说明什么？

单选题 · hard

  • A.数据路径延迟为 2ns
  • B.时序余量为 2ns 满足← 正确答案
  • C.时序违反 2ns 不收敛
  • D.建立时间刚好是 2ns

答案：B。建立时间余量 = 时钟周期 − 建立时间 − 数据延迟 = 2ns，表示时序满足且有余量，不是“数据延迟 2ns”，也不是“违反”或“建立时间是 2ns”。就像货车比规定时间早到站，路面还有富余时间。

Q9. WNS 为负数说明什么？

单选题 · hard

  • A.至少一条路径时序违规← 正确答案
  • B.时钟频率设置太低
  • C.引脚约束出现冲突
  • D.所有路径全部违规

答案：A。WNS 是全部路径里最差的余量，为负说明至少一条路径时序违规，需要优化路径或调整约束。它不等于“所有路径违规”，也未必是时钟频率设置太低（通常是目标频率偏高），与引脚约束冲突无直接关系。

Q10. 保持时间约束的正确理解是？

单选题 · extreme

  • A.采样沿后数据需保持稳定← 正确答案
  • B.采样沿前数据保持即可
  • C.保持时间由时钟周期决定
  • D.保持时间只影响虚假路径

答案：A。保持时间指采样沿之后数据必须继续稳定一段时间，防止新数据过早冲入目的寄存器；它与建立时间一前一后共同约束数据稳定窗口，如同货车卸货后还要再停一会儿才能让下一辆车进站。它不由时钟周期决定，也与虚假路径无关。