FIRRTL中间表示：硬件设计世界的“标准世界语”

可视化演示

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初见FIRRTL：硬件设计中的“标准世界语”

在出版流程中，小林最关心的是自己的故事不丢情节，而出版社最关心的是如何用统一方式管理几十种语言的版本。于是他们约定：先把中文草稿翻译成“标准世界语”，所有编辑操作都在这个版本上进行。FIRRTL就是硬件设计世界的“标准世界语”。它由Chisel编译器自动产生，不是给人手写的语言，却是整个Chisel编译工具链真正的心脏。

从技术上说，FIRRTL全称是 Flexible Intermediate Representation for RTL，即“灵活的RTL中间表示”。它和LLVM IR的角色很像：前端负责把Chisel源码变成IR，后端负责把IR变成Verilog/门级网表，中间留下一个标准化的改造空间。这样一来，设计者不用关心目标工艺，编译器也只需面向一种稳定的中间格式工作。

FIRRTL的设计目标可以概括为三点：第一，保留足够的语义信息，让高级变换（如内存抽象、条件分支优化）可行；第二，结构严格，每个信号只有一个驱动源、类型和位宽显式可查；第三，可扩展，任何人都能插入自定义Pass。正是这三点，让FIRRTL成为连接高层次设计与低层实现之间的桥梁。整个IR链可以写成：

回到小说家小林。他很快发现，只要编辑部对标准语版本完成一次精修，几十种语言的译本都会同步受益。硬件设计者同样不必再为Verilog的细节分心，Chisel之上的创意和FIRRTL之下的优化被彻底分开——这正是FIRRTL存在的最大价值。

核心语法：标准语的固定句型

标准世界语有固定词序和词尾，FIRRTL也有自己的“固定句型”。如果打开一个FIRRTL文件，你看到的不是电路连线图，而是一篇结构清晰的文档：module（模块）是文章的章节，port（端口）是章节封面上标注的输入输出接口，statement（语句）是组成内容的句子，when（条件）则是“如果……那么……”的条件从句。

FIRRTL的模块语法非常简洁。每个模块都有一组端口，端口说明方向（input/output）和类型（Clock时钟、UInt无符号整数、SInt有符号整数等）。模块内部用connect语句把信号连接起来，用reg声明寄存器，用when表达条件行为。下面是一个微型示例：

FIRRTL和Verilog最大的不同在于“严格”：每个线网的驱动源唯一，多处赋值时采用“最后连接生效”（last connect）语义，条件块之间不会出现看不见的竞争。模块结构可以形式化地用三元组表示：

小林在标准语版本上改稿时，会特别留意语法错误；FIRRTL的严格语法也在编译早期就拦截大量问题。这种“用固定句型把意思说死”的风格，让后续每个Pass都能放心地修改电路，而不用担心理解偏差。

module Top:  input clk : Clock  input a   : UInt<8>  input b   : UInt<8>  output y  : UInt<8>  node s = add(a, b)  reg r : UInt<8>, clk  r <= s  y <= r

电路表示：篇章里的信息流

小说里每个名词都有指代，电路里的每个信号也是一样。线网（wire）像随时可被引用的便签，节点（node）像一次算好的快捷指代，寄存器（reg）则像角色的长期记忆——只有时钟沿到来时才更新。而连接（connect）则是在说：“这个词的含义由右边那句话来决定。”

FIRRTL区分组合逻辑和时序逻辑。组合逻辑只看当前输入，像小说中人物不加思考的本能反应；时序逻辑依赖状态，像人物会记住过去发生的事。寄存器驱动就是典型的时序逻辑：当前拍赋给寄存器的值，要到下一个时钟沿才成为它的输出。

FIRRTL的信号驱动关系有一个关键规则——最后连接生效。同一个信号即使被多次赋值，最终生效的也只有最后一次，这避免了Verilog中常见的多驱动竞争。可以写成：

正因为FIRRTL把“信息流”表达得像文章一样有唯一主语，编译器才敢在各种Pass里大改特改。小林把稿子交给编辑部时最安心的一点是：每个情节都有明确来源，不会因为版本混乱而出现“一句话有两个作者”的灾难。

三层IR：从初稿到印刷稿

编辑部拿到小林的初译稿后，会做三次精修：第一次通读确保意思完整（High），第二次压缩句式去掉冗余表达（Middle），第三次按印刷规范排版（Low）。FIRRTL把这个过程固化成了三层IR，让每一次变换都只做少量而可控的工作。

CHIRRTL是Chisel直接生成的芯片级IR，包含大量高层语义，比如内存抽象、字段读写、隐式类型。High FIRRTL把隐式类型和连接都补充完整；Middle FIRRTL会消除复杂的存储抽象，把内存端口拆成具体的读写信号；Low FIRRTL则进一步展开节点，把各种语法糖还原成最朴素的连接和寄存器更新，最终能直接对应RTL。

这种分层设计意义重大：高层IR方便做语义级优化，低层IR方便做结构级变换和Verilog生成。每一层都是对上一层的精确降低，形式上就是一系列变换函数：

小林看着编辑部的三次精修流程，终于明白为什么公司很少直接拿初译稿去排版。逐层精修让他可以在不同阶段提出不同要求——前期改剧情，后期改标点；硬件设计者也一样：在正确的那一层做正确的事，才能既高效又安全。

编译Pass机制：编辑部的流程管理

编辑部最怕漫无目的地乱改，所以每道工序都有标准作业程序：先核对事实，再统一措辞，最后调整排版。FIRRTL编译器内部也有一套流程管理机制，把所有修改电路的工序统称为Pass，每个Pass只做一种变换，并通过依赖关系排成流水线。

在FIRRTL编译框架中，Pass被抽象成Transform接口：输入FirrtlCircuit，输出FirrtlCircuit。编译器通过依赖图决定Pass的执行顺序，只有当某个Pass在元数据/IR形态上依赖前置结果时，后者才允许运行。还有Token机制：一个Pass可以要求编译器先前置运行它需要的其他Pass，就像编辑器在排版前强制要求先完成校对。

依赖关系可以用有向图建模：

有了这套流程管理，小林再也不用担心某个热心的编辑跳过校对直接改排版。对于编译开发者来说，依赖图就是编辑部的SOP看板，让成百上千个Pass能像齿轮一样精确咬合，稳定运行在每一次硬件构建中。

自定义Pass：写一条自己的编辑规则

小林写了本侦探小说，发现每位编辑都喜欢把“其实”改成“事实上”，很烦。于是他向出版社申请：让我注册一条自己的编辑规则吧！FIRRTL正好支持这种扩展——你可以编写自定义Pass，像注册一条语法规则一样插入编译流水线。

在Scala中编写自定义Pass，通常继承Transform类，重写execute方法：接收CircuitState，遍历IR中的Module、Connect、When等节点，执行想要的修改，最后返回新的CircuitState。若在依赖列表里声明“我需要在类型检查之后运行”，编译器就会自动排序。这样既能安全地修改IR，又不会破坏其他Pass。

自定义Pass本质上是对电路的语义保持变换。它把输入电路映射到输出电路，但要求行为完全不变，只改变结构和代价：

小林注册的“删掉其实”规则上线后，所有英文版也同时受益。自定义Pass的威力正是如此：你只写一次变换逻辑，就能在所有目标工艺的生成流程中生效，真正把“作者意图”变成“编辑规范”。

集成编译流程：让标准语正式上线

出版社的各种规则最终要在统一排版系统中运行。FIRRTL生态的主要入口是firtool工具——一个用C++实现的快速编译器。它读取Chisel生成的.fir文件，像排版系统读取标准语文本一样，输出Verilog文件和相关注解。

在日常Chisel工程中，设计者写的Scala代码经过circt/firrtl插件，会自动生成FIRRTL文件；随后firtool接手，通过命令行选项指定优化级别、是否输出SystemVerilog、是否保留注释等。整个过程中，IR阶段对用户是透明的，但理解它有助于定位编译问题、调节优化行为。

firtool可以看成多个Pass的组合函数：

对小林来说，出版社统一排版系统让他只需交一份标准语稿，剩下的事全都自动化。硬件设计者面对firtool也有同样感受：写一次Chisel，就能为ASIC、FPGA等多个后端生成不同风格的结果。这种“一次编写、多处发布”的体验，正是中间表示带来的巨大红利。

优化Pass实例：编辑部的实战战绩

编辑常做的优化是删掉所有“真的、其实、非常”，不改变意思但让书变薄。FIRRTL中也有一批类似的Pass，专门在IR阶段消除无用逻辑。我们来看两个最典型的例子：常数传播与Mux常量选择化简。

常数传播会顺着连接关系追踪常数。若一个信号被赋值为0，另一个信号是它与某值的与操作，Pass可以直接把结果替换为0，而不用真正生成一个与门电路。Mux优化则对选择端为常数的多路选择器做化简：选择端恒为1时，整个Mux就是数据端x。

这两类优化可以用重写规则表示：

小林发现，编辑删掉每一个“其实”后，书页数少了，读者却觉得更爽快。硬件优化Pass也一样：常数传播、死代码消除、Mux化简看起来不起眼，却在芯片面积和功耗上带来实实在在的收益。这就是在“标准世界语”阶段动手修改的魔力——一次优化，全世界受益。

AI 应用场景

Python 演示

class FirrtlModule:    def __init__(self, name):        self.name = name        self.lines = []     def add_line(self, line):        self.lines.append(line)     def const_fold(self):        const_map = {}        new_lines = []        for line in self.lines:            dst, sep, src = line.partition(" <- ")            if not sep:                new_lines.append(line)                continue            if src.isdigit():                const_map[dst] = int(src)                new_lines.append(line)                continue            tokens = src.split()            if len(tokens) == 3 and tokens[0] in const_map and tokens[2] in const_map:                a, op, b = const_map[tokens[0]], tokens[1], const_map[tokens[2]]                if op == "+":                    val = a + b                elif op == "-":                    val = a - b                elif op == "*":                    val = a * b                elif op == "&":                    val = a & b                else:                    val = a                folded = str(val)                new_lines.append(dst + " <- " + folded)                const_map[dst] = val            else:                new_lines.append(line)        self.lines = new_lines     def dead_code_eliminate(self, outputs):        used = set()        for line in self.lines:            dst, sep, src = line.partition(" <- ")            for token in src.replace("+", " ").replace("-", " ").replace("*", " ").replace("&", " ").split():                used.add(token)        for out in outputs:            used.add(out)        kept = []        for line in self.lines:            dst, sep, src = line.partition(" <- ")            if dst in used or dst in outputs:                kept.append(line)        self.lines = kept     def show(self):        print("module " + self.name + ":")        for line in self.lines:            print("  " + line) if __name__ == "__main__":    m = FirrtlModule("AdderTop")    m.add_line("a <- 1")    m.add_line("b <- 2")    m.add_line("c <- a + b")    m.add_line("z <- c + b")    m.add_line("y <- c")    print("before:")    m.show()    m.const_fold()    print("after const_fold:")    m.show()    m.dead_code_eliminate(["y"])    print("after DCE:")    m.show()

1. class FirrtlModule:用类模拟一个FIRRTL模块，lines存储IR语句。
2. def add_line(self, line):添加一条“连线语句”。
3. const_map[dst] = int(src)把常数存入符号表。
4. if len(tokens) == 3 and ...识别 a + b 形式并折叠。
5. new_lines.append(dst + " <- " + folded)用常数替换原表达式。
6. def dead_code_eliminate(self, outputs):根据输出集合去除无用语句。
7. for token in src.replace(...).split():提取右侧表达式中用到的信号名。
8. if dst in used or dst in outputs:只在被使用或作为输出时保留。

常见误区

面试题