CoWoS/InFO：台积电封装方案

可视化演示

展示系统处理流水线、实时性能指标曲线及多方案对比分析，包含数据流转、吞吐延迟监控与方案评估。

封装技术瓶颈

想象城市为了容纳更多居民，选择不停加盖摩天楼。起初成本可控，但楼一旦超过某个高度，桩基、电梯、管线的复杂度和造价直线飙升，任何一个楼层漏水都可能让整栋楼无法交付。过去芯片行业就是这样的“加高派”：靠着微缩晶体管，把更多算力塞进同一片硅上，也就是摩尔定律。可当制程逼近原子尺度时，“盖楼”的成本和失败率已经让人吃不消。

这时，"Chiplet"（芯粒）理念登台：不再执念于把一切都做进一块大芯片，而是把原本的大芯片拆成多个小功能块（如 CPU、GPU、I/O），各自制造后再封装成一个系统。这种策略对良率和成本影响巨大，因为芯片面积与缺陷之间的关系不是线性的，而是残酷的指数关系。

为什么大芯片不划算？可以用一个简单良率模型来理解：

把楼拆成多个独立小楼，每小栋的建造成本和验收风险都显著下降——这就是 Chiplet 的城市规划逻辑。当然，拆开之后还要解决“小楼之间怎么互通”的问题，这正是 CoWoS 登场的舞台。

CoWoS架构

Chiplet 解决了“楼太高”的问题，新的问题马上出现：一座城市被拆成多个功能区，居民如何在街区之间快速流动？CoWoS 就是台积电为这些街区搭建的“立体交通网”，全称 Chip on Wafer on Substrate，意思是：把芯片（Chip）放在硅晶圆/中介层（Wafer/Interposer）上，再整体放到封装基板（Substrate）上，故名“芯片-晶圆-基板封装”。

在 CoWoS 里，多个芯片并排“坐在”一块面积更大的硅中介层上。中介层表面用极细的微凸块连接每个芯片，内部则用布线把芯片之间的信号互连起来。中介层下方还埋着贯穿硅体的 TSV（硅通孔），像竖井一样把信号引到最底层基板。这片中介层，就是那张“高架交通网”。

这种 2.5D 集成的杀手锏是超高的互连密度。单位面积能容纳多少 I/O 取决于微凸块间距 p：

CoWoS 就像在多座功能楼之间铺满高架路口——出口密度决定整座城市群的数据吞吐极限。AI 芯片里的 GPU 和高带宽内存，正是靠这张“高架网”紧密相连，才能喂饱训练大模型的算力胃口。

InFO架构

高架立交虽好，造价也不便宜。如果城市没那么大，没必要上这套重装备。台积电还有一套更轻的方案：InFO（Integrated Fan-Out，集成扇出）。它不建高架桥，而是把街区道路重新规划，让房子的“门牌引脚”从屋檐四面八方向外延展，这就是“扇出”的含义。

InFO 的核心是扇出型重布线（RDL）。芯片先被塑封料包住，然后在表面重新铺设一层铜线路，一端连芯片的 I/O 焊盘，另一端扇到封装边界，取代传统引线框架和介质层。整条路径没有硅中介层参与，布线层直接承担“从芯片到基板”的连接任务。

因为跳过了硅中介层，InFO 的封装高度更低、成本更省、制造流程更短。在面积效率方面，用面积利用率 U 来描述：

InFO 就像为中小城市量身定制的紧凑街区——写字楼直接面向街道开门，少了立交桥工程，人和数据照样高效流动。这也是为什么手机 SoC、平板电脑芯片特别偏爱 InFO 类方案的原因。

2.5D/3D体系

城市规划并非只有“平面摊开”一种。CoWoS 把多个芯片平放在中介层上，属于 2.5D 布局——整体上仍是二维空间；而 3D IC 选择在垂直方向“叠房子”，把存储芯片像楼层一样堆在逻辑芯片上方。二维卫星城与立体垂直都市，各有适合的场景。

2.5D 封装的本质是“水平互连为主、垂直导通为辅”：芯片与芯片之间走中介层横向布线，向下通过 TSV 竖井接到基板；3D 封装则是芯片与芯片直接纵向堆叠，层与层之间用 TSV 贯通，互连路径更短，但也伴随更严峻的散热挑战。

3D 堆叠的带宽取决于 TSV 竖井的数量和速度：

AI芯片应用

训练大模型相当于让超级城市举办一场全天候大型运动会：计算中心（GPU）必须时刻拿到海量“物资”（训练数据与权重）。如果送货通道太窄，再快的运动员也会被饿得跑不动。AI 芯片面临的正是这种“带宽饥饿”。

HBM（高带宽内存）就是为 AI 专门设计的“立体仓储物流中心”。HBM 把多颗 DRAM 芯片垂直堆叠成塔，靠 TSV 和微凸块连接，再通过 2.5D 封装放在 GPU/ASIC 旁边，用极短的硅中介层走线把数据喂给 AI 处理器。相比传统 PCB 走线，这条路既短又宽。

HBM 总带宽由多个因子共同控制：

英伟达 A100/H100 这类 AI 加速卡，正是靠 CoWoS 把 GPU 与 HBM“同城安置”在高架网络之中，才喂饱了训练大模型的算力胃口。可以说，没有 CoWoS，就没有今天的大模型算力奇迹。

台积电优势

当一座城市群既需要顶级摩天楼、又需要高架和地下网络时，最好交给一个能同时拿捏工程细节的“总规划师”。台积电在先进封装时代的地位，正是这样一个总规划师：既制造最先进的逻辑芯片，又提供 CoWoS/InFO 等封装服务，把“盖楼”和“修路”握在同一双手里。

台积电的打法叫“先进制程协同”。客户在台积电流片后，无需把芯片送到别处封装，直接在同一生态完成“设计-制造-封装”。这样既能缩短交付周期，也有利于在早期发现良率问题。反过来，封装环节积累的数据又能反馈给制程优化，形成正循环。

封装成本直接受良率影响，台积电的工艺积累让封装良率更可控：

台积电把“盖楼、修路、铺管网”三条本领握在手中，所以从 AI 加速卡到手机 SoC，下游客户纷纷把封装产能押注给它。CoWoS 产能一紧张，全行业都会紧张，这正是台积电封装优势最真实的写照。

AI 应用场景

Python 演示

"""Chiplet 良率与筛选装配模拟"""import math  def die_yield(area, defect_density=0.1):    """Poisson 良率模型：Y = e^(-D*A)"""    return math.exp(-defect_density * area)  def comb(n, k):    """组合数 C(n, k)"""    from math import factorial    return factorial(n) // (factorial(k) * factorial(n - k))  def binomial_at_least(n, k_min, p):    """制造 n 颗小芯片，至少 k_min 颗合格的概率"""    return sum(comb(n, k) * (p ** k) * ((1 - p) ** (n - k))               for k in range(k_min, n + 1))  def mono_vs_chiplet(total_area, parts, oversp=1.5):    """单片 SoC vs Chiplet 筛选策略的有效可用概率"""    mono = die_yield(total_area)    part_area = total_area / parts    part_y = die_yield(part_area)    n_made = int(round(parts * oversp))    chiplet_usable = binomial_at_least(n_made, parts, part_y)    return mono, part_y, chiplet_usable, n_made  def main():    total_area = 4.0    print("晶圆缺陷密度=0.1/cm^2，单片SoC面积=4cm^2")    print("-" * 58)    for parts in [1, 2, 4, 8]:        mono, part_y, usable, n_made = mono_vs_chiplet(            total_area, parts, oversp=1.5        )        print(f"拆分{parts:>2}块 | 小芯面积={4.0/parts:.2f}cm^2 | "              f"小芯良率={part_y:.3f} | "              f"单SoC良率={mono:.3f} | "              f"Chiplet筛选后可用={usable:.3f}")  if __name__ == "__main__":    main()

1. return math.exp(-defect_density * area)复现良率公式 Y=e^(-D×A)，面积越大良率越低
2. def comb(n, k):计算组合数，用于二项分布概率
3. part_y = die_yield(part_area)每颗小芯面积更小，良率显著提升
4. n_made = int(round(parts * oversp))多制造 50% 裸片作为筛选余量
5. chiplet_usable = binomial_at_least(n_made, parts, part_y)从多余裸片中挑出合格芯，系统可用性大幅上升
6. for parts in [1, 2, 4, 8]:对比不同拆分粒度对最终可用率的影响

常见误区

面试题