SRAM/RRAM存内计算：模拟-数字转换

可视化演示

展示ADC架构选型、量化误差传播与功耗优化，支持敏感度调节。

ADC 角色定位

你是水田的主人，最关心的就是主水渠那个「水位读数」。在存内计算芯片里，SRAM/RRAM 阵列的每一行输入电压会驱动存储单元产生电流，同一列上几十上百个单元的电流在一条位线上自然叠加——这就是乘累加运算的物理实现。然而叠加的结果是一条连续的模拟电流/电压，就像不断变化的水位线，数字处理器根本读不懂它。ADC 站在阵列与数字电路之间，负责把这条位线上的「水位」翻译成一个二进制数字码，完成从模拟世界到数字世界的翻译。

这个翻译环节有多重要？在典型的 CIM 芯片中，ADC 的面积和功耗往往占据整个芯片的 30% 到 60%，是名副其实的「大户」。根源在于阵列是高度并行的——每一列输出都需要一个 ADC 通道，一个 256×256 的阵列可能同时对上百万个模拟量做转换。想象一下，如果每一条田垄出口都要立一把标尺，这把标尺的成本就决定了整个灌溉系统的造价。

因此，ADC 的角色不再是「一个外围电路」，而是 CIM 能效的天花板。它决定了阵列能以多快的速度、多高的精度把模拟计算结果送出，也决定了整颗芯片能效的上限。量化一个模拟电压的基本关系如下：

回到水田的场景：没有 ADC，你的账本永远只能写「水很多」这种模糊描述；有了 ADC，每一列计算都能精确记成「第 137 格刻度」。这把标尺的位置——紧贴着阵列、数量与列数一致、速度跟得上阵列出数——决定了整片水田的自动化程度。

典型 ADC 架构

要测量主水渠的水位，工程师发明了三种典型的「标尺」：Flash、SAR 和流水线。它们各有各的读数哲学。

Flash ADC 是「大户人家」的做法：直接派 2^N 个测量员并排站在水渠边，每个人负责一个固定刻度，水位一到，所有测量员同时报数，瞬间完成转换。它速度最快，但代价是精度每增加一位，测量员数量翻倍——4 位需要 15 人，8 位需要 255 人。在 CIM 这种需要成百上千个 ADC 并排工作的场景，Flash 的面积代价高得让人心疼。

SAR ADC 则是「单人精读」：只派一个测量员，手持一根可伸缩的标尺，先假设水位在中间刻度，用二分法反复试探——「水位在上半段吗？在下半段吗？」每次试探缩小一半范围，N 位精度只需要 N 次试探。它面积小、功耗低，是当前 CIM 芯片中最主流的 ADC 架构。

流水线 ADC 像是组织的接力队：把一整条水渠分成若干段，每一段由一个小型子 ADC 快速读出粗刻度，余下的「残差水高」交给下一级继续精读。3 个人各读完一段，比 1 个人从头量到尾更高效。它吞吐率高，但单次延迟更长。三种架构的规模与速度特征可以通过比较器数量直观对比：

选哪种标尺，本质上是成本与效率的权衡。CIM 芯片通常追求「多快好省」：SAR 以最低的面积功耗完成足够的精度，因此最受青睐；速度要求极高的场景会让流水线上场，而 Flash 则少见地出现在超高速、低精度的特定位置。

ADC 精度需求

标尺上的刻度刻多细，才配得上这片水田？这是 ADC 设计的第一问。ADC 位数直接决定刻度密度：4 位把满量程分成 16 格，8 位分成 256 格。听起来位数越多越好，但每多一位，面积约翻倍、功耗约翻倍、转换时间也要拉长——这就像把标尺刻得越细，标尺本身越贵越娇气。

更关键的是，CIM 阵列本身不是一台理想仪器。存储单元的工艺偏差导致电流有随机波动，位线上的寄生电容带来噪声，输入 DAC 的精度也有限——这些非理想因素叠加起来，给阵列的「真实水位」蒙上了一层雾。此时就算 ADC 有 12 位的精度，读出来的也只是一层被噪声污染的细刻度，多花的钱全打了水漂。因此工程师更关注有效位数 ENOB——排除了噪声和失真之后，ADC 实际能提供的可靠位数。

CIM 设计有一个经验法则：ADC 的有效位数与阵列计算的信噪比匹配即可。阵列本身信噪比只有 6 位，ADC 做到 6~7 位就是最优解；继续堆位数，精度收益会被阵列噪声淹没，功耗和面积却实打实地恶化。有效位数 ENOB 从实测信噪比反推：

刻度细到能看清雾里的水位就足够了。优秀的 CIM 设计师会把 ADC 位数调到与阵列固有噪声匹配的点上，把省下的面积和功耗预算留给更多计算单元——这才是「好钢用在刀刃上」。

量化误差分析

无论标尺刻得多细，读数与真实水位之间永远有一道缝——这就是量化误差。它是 ADC 最本源的误差来源：一个连续变化的水位，硬要归入有限个离散刻度，注定要被「舍入」。好在这种误差是有界的：只要读数策略是四舍五入，误差最大不超过半个刻度宽度。

量化误差最迷人的地方在于它的统计规律。当输入信号在标尺上快速变化时，量化误差近似均匀分布在一个量化间隔内，表现得像一层叠加在信号上的噪声——即量化噪声。它的功率可以精确计算，并且与位数有简洁的关系：位数每增加 1，量化噪声功率降低到原来的四分之一，信噪比提升约 6 dB。这就是经典 SNR 公式的来历：

在一层层的神经网络中，量化误差还会像涟漪一样向前传递。第一层卷积输出的量化误差混入特征图，第二层再来一次量化，误差不断累计、放大，最终可能在深层网络中造成分类错误。这就像水位读数的一点点偏差，在梯田逐级灌溉中被放大成下游旱涝的差异。因此，量化误差分析是 CIM 芯片验证阶段必须反复推演的功课。

采样速率设计

标尺立好了、刻度也够细了，下一个问题是：你每隔多久读一次水位？这就是采样速率设计。在 CIM 芯片中，ADC 的转换时间直接决定了数据的出厂速度：每一次乘累加完成后，列线上的模拟结果必须在下一个计算周期开始前完成数字化，否则就会拖慢整个阵列的节奏。

这里的核心矛盾是「阵列太快，ADC 跟不上」。想象一个大型阵列一眨眼就完成了一次乘累加，而 ADC 还在慢悠悠地逐位逼近——ADC 就成了水渠的瓶颈。为了匹配阵列的吞吐，CIM 通常采用列并行结构：每列配一个 ADC 同时工作，用数量换速度。但 ADC 数量一多，面积功耗就上去了，鱼与熊掌不可兼得。

由此引出吞吐量的基本公式——转换时间越短，单位时间内能处理的模拟结果越多：

最后还要考虑数据率匹配：ADC 输出的数字码要喂给后级的数字累积器和激活函数模块，如果 ADC 出数太快而数字电路消费不过来，就会在接口处堆积「数据洪水」。所以采样速率设计是从阵列到 ADC 再到数字后端的一整条流水线的节奏协调，任何一个环节慢了，整个系统的吞吐就只能按最慢的算。

流水线架构

当 SAR 的速度撑不起高吞吐场景，流水线 ADC 便登场了。它的思想像田径场上的接力赛：与其让一个人从起点跑到终点，不如分成几棒，每人只跑一段，整体却可以同时有多段在跑。具体到 ADC 上，每一级先对本级的模拟输入做一次低精度的粗量化，然后算出「我还没读准的残差」，把残差放大后交给下一级继续处理。

级间残差放大是流水线的灵魂。每一级测完一部分后，剩余的残差往往很小，必须放大到满量程再交给下一级，下一级才能分辨出细节。这个放大倍率与级数设计密切相关，通常每级取 1.5 位或 2.5 位，并留出冗余位用于校准级间失配。残差的计算可以抽象为：

流水线的代价是时钟对齐。各级必须精密同步：当三级流水线同时处理三个不同的样本时，任何一个时钟抖动都会让各级数据错位，产生难以修复的误差。此外，单次转换的延迟比 SAR 更长——第一棒跑完要等最后一棒冲线才能得到完整结果。但吞吐率反而更高，因为流水线一旦填满，每一拍都有一个样本输出。在需要持续高速处理图像的 CIM 加速器中，这种「慢启动、高吞吐」的接力模式极具吸引力。

低功耗优化

水费是灌溉系统的日常开支，ADC 的功耗则是 CIM 芯片的「水费账单」。在数以千计的 ADC 列通道面前，哪怕每个 ADC 省 0.1 微瓦，汇总起来都是可观的节约。低功耗优化因此成为 CIM 设计中的显学，主要有三板斧。

第一板斧是动态比较器。传统比较器是常开的「电灯」，无论有没有信号都在耗电；动态比较器只在时钟触发的那一瞬间上电比较，平时处于复位状态，相当于「人走灯灭」。在 SAR ADC 中，比较器是最活跃的电路，动态化之后静态功耗趋近于零，是省电效果最明显的一招。

第二板斧是非二进制搜索。标准 SAR 的每一次比较都严格折半搜索，但模拟域的死区——接近阈值附近时比较器分辨不出的区域——会让某些比较变得毫无信息量。非二进制搜索算法在冗余刻度上多做一次校验，用额外的比较换取容错性，反而可以减少因误判导致的重复转换。这就像量水位时如果刻度太密看不清，聪明的测量员会先大步量一边，再回头验证关键位置。

第三板斧是电源门控。阵列计算并不是每时每刻都在进行，空闲的 ADC 列通道完全可以在一个操作周期内断电休息，等到下一轮计算开始时再恢复供电。动态功耗与电源电压的平方成正比：

这三板斧组合使用，能把 ADC 的功耗压到令人惊讶的水平。动态比较器负责日常节能，非二进制算法负责减少无效动作，电源门控则让空闲通道彻底「断水断电」。对于电池供电的边缘 AI 芯片来说，这些优化直接决定了设备能用一周还是一天。

能效与方案对比

最后回到全局：这片水田到底值不值得装上这套测量系统？衡量 ADC 在 CIM 中是否划算，行业通用的指标是能效——用 TOPS/W 表示每瓦功耗能完成多少万亿次运算。ADC 的功耗和面积直接拉低这个数字，因此 ADC 选型本质上是在做一笔投资回报计算。

常见的对比维度有三个。第一是能效指标 TOPS/W：SAR 以最低功耗完成中等精度转换，通常能效最高；流水线吞吐大但功耗也大，适合追求极致算力的云端场景；Flash 能效最低，除非速度要求极端否则很少入选。第二是面积成本：ADC 阵列要占用芯片大量面积，面积越小越能塞下更多计算单元。第三是部署难度：SAR 设计简单、鲁棒性强，对工艺偏差不敏感，最容易落地；流水线要处理级间校准和时钟对齐，设计和验证成本更高。

工程上常用 Walden 品质因数来统一比较不同 ADC 方案的效率：

没有绝对的赢家，只有合适的方案。一位经验丰富的设计师会先问三个问题：阵列的信噪比是几位？目标吞吐是多少？功耗预算是多少？然后在这张「精度-速度-功耗」的三角图中描出一个点，选中最接近那个点的 ADC 架构。水田的主人也一样：不是标尺越精细越好，而是让你的测量系统与整片田地的实际水位波动相匹配，才是大智慧。

AI 应用场景

Python 演示

"""模拟存内计算中 SAR ADC 的量化过程"""import math  def sar_adc(analog, bits=4, vref=1.0):    """SAR ADC 逐次逼近量化：模拟电压 -> 数字码"""    analog = max(0.0, min(vref, analog))    lo, hi = 0.0, vref    code = []    for _ in range(bits):        mid = (lo + hi) / 2.0        if analog >= mid:            code.append(1)            lo = mid        else:            code.append(0)            hi = mid    value = (lo + hi) / 2.0    return code, value, analog - value  def cim_mac_with_adc(weights, inputs, bits=4):    """模拟存内计算乘累加后经 ADC 量化的完整链路"""    mac = sum(w * x for w, x in zip(weights, inputs))    v_in = 1.0 / (1.0 + math.exp(-mac))    code, value, err = sar_adc(v_in, bits)    return v_in, value, err, code  if __name__ == "__main__":    weights = [0.8, -0.3, 0.5, 0.2]    inputs = [1.0, 0.5, -0.2, 0.7]    raw, quantized, err, code = cim_mac_with_adc(weights, inputs, bits=4)    print("模拟 MAC 结果(归一化): {:.4f}".format(raw))    print("ADC 量化输出: {:.4f}".format(quantized))    print("量化误差: {:.4f}".format(err))    print("4-bit 数字码: {}".format(code))    print("量化精度损失: {:.2f}%".format(abs(err) / raw * 100))

1. lo, hi = 0.0, vref初始化 SAR 搜索区间为整个电压范围，对应标尺的最高和最低刻度
2. for _ in range(bits):每一位数字码对应一次二分试探，4 位就是 4 次比较
3. mid = (lo + hi) / 2.0取当前区间中点作为本次试探的参考电压
4. if analog >= mid:比较器判断：输入电压在中点之上置 1，否则置 0
5. value = (lo + hi) / 2.0用最终区间中点作为量化代表值，即标尺读数
6. v_in = 1.0 / (1.0 + math.exp(-mac))用 sigmoid 把 MAC 结果归一化到 0~1V 模拟电压范围，模拟列电流到电压的映射

常见误区

面试题