如果把传统芯片制造比作盖一栋“大平层豪宅”——所有功能（厨房、卧室、客厅）都得挤在同一块巨型地基上一次浇筑成型，那么地基尺寸一旦过大，任何一处施工瑕疵都会让整栋楼报废，造价也随面积暴涨。Chiplet（芯粒）技术则彻底改变了玩法：它把豪宅拆分成若干“功能模块”——卧室模块、厨房模块、客厅模块——各自在最适合自己的“地基”（制程工艺）上单独建造，最后再通过走廊、楼梯、天桥等“连接通道”精密拼装成最终建筑。这套“模块化建筑”理念让半导体行业得以绕开先进制程的极限，以更高良率、更低成本、更灵活的方式打造性能怪兽。 本文以“模块化建筑”为主线索，带领读者实地考察三位顶级“建筑事务所”的实践方案：AMD在“楼顶加盖阁楼储物间”的3D V-Cache，Intel同样使用“栈桥”连接各模块的EMIB与“上下复式叠放”的Foveros，以及Apple用“玻璃天桥”连接双子塔的Ultra Fusion。我们还会比较各家封装工艺的差异、梳理Chiplet互联协议标准（UCIe），并探讨这套建筑哲学对AI芯片设计的深远影响。

岗位关联

对AI芯片工程师而言，Chiplet是突破单芯片功耗墙与良率瓶颈的核心手段，掌握AMD/Intel/Apple的实践差异，能直接指导高性能AI加速器的架构选型与成本评估。

目录
  1. 可视化演示
  2. Chiplet背景与动因
  3. AMD 3D V-Cache
  4. Intel EMIB
  5. Intel Foveros
  6. Apple UltraFusion
  7. 封装工艺对比
  8. 互联协议标准
  9. AI芯片影响
  10. AI 应用场景
  11. Python 演示
  12. 常见误区
  13. 面试题

可视化演示

展示字符串输入逐字符经过哈希函数处理生成固定长度摘要的过程，通过数据流动画演示哈希的累积效应。

本节配有交互动效（进入视口后自动加载，约 3KB）。

FNV-1a 哈希过程 红色块为输入字符 绿色块为哈希摘要字节 h = (h XOR c) × FNV_prime 逐字符累积更新哈希值。

Chiplet背景与动因

想象房地产开发商在寸土寸金的市中心要建一座顶级豪宅。传统的做法是买下整块地皮，一次性浇筑所有结构——这就是“单芯片”。地皮越大，工程师越难保证整块地基毫无瑕疵，任何一处微观缺陷都可能导致整栋楼报废，而且越大的面积造价越呈指数上升。摩尔定律放缓后，先进制程的“地皮”贵到连巨头们都吃不消，单芯片面积逼近光罩极限时良率更是雪上加霜。

于是建筑界迎来一场“城市规划革命”：Chiplet。它不再追求一块完美的巨型地基，而是把大芯片按功能拆分成多个小芯粒，每个芯粒选用最合适的工艺节点单独制造——计算核用最先进的3nm逻辑工艺，I/O模块用成熟的7nm，缓存模块则用密度优化的工艺。最后通过高密度封装技术把它们拼合成一颗完整的芯片。这场“拆分-组装”的流程彻底改变了半导体产业的成本结构和设计范式。

从生产成本角度，Chiplet的收益可以用良率公式直观刻画。假设一块单芯片面积较大，按Murphy良率模型，其制造良率随面积指数恶化；而将其拆成若干个独立小芯粒后，每颗小芯粒的良率大幅提高，总体良率是各小芯粒良率的乘积，但因为每个小芯粒独立制造、独立测试，任何一个有缺陷的小芯粒都可以被替换，而不是整块报废。

回到建筑比喻：与其赌一块300mm²的地基一次浇筑成功，不如盖四块75mm²的小楼再拼装——就算其中一块小楼报废，重建成本也远低于整栋豪宅。这正是Chiplet在AI时代被推上历史舞台的根本动因。

Ytotal=(1−e−A1DA1D)2×(1−e−A2DA2D)2×⋯\displaystyle Y_{total}=\left(\frac{1-e^{-A_1 D}}{A_1 D}\right)^{2}\times\left(\frac{1-e^{-A_2 D}}{A_2 D}\right)^{2}\times\cdots
这正是Chiplet“化整为零”的数学本质：把大面积的指数诅咒拆成多个小面积的幸福乘积。
  1. 芯片良率与面积的关系良率随芯片面积增大而指数级下降，源于制造缺陷的随机分布。
    Y(A)=(1−e−ADAD)2\displaystyle Y(A)=\left(\frac{1-e^{-AD}}{AD}\right)^{2}
  2. 拆分后的总体良率每个子芯粒独立计算良率后相乘，因为各芯粒分别制造、分别测试，一颗坏芯粒只需单独弃置。
    Ytotal=∏i=1NY(Ai)\displaystyle Y_{total}=\prod_{i=1}^{N}Y(A_i)
  3. 成本模型的非线性收益芯片总成本中晶圆成本占比大，良率提升直接摊薄每颗成品芯片的成本。
    Cchip=CwaferYtotal×Ndie\displaystyle C_{chip}=\frac{C_{wafer}}{Y_{total}\times N_{die}}

AMD 3D V-Cache

AMD的工程师们在“模块化建筑”的思路上走了一条极致的垂直路径——不是在地面横向扩建，而是在楼顶加盖“阁楼储物间”。在传统的CPU中，L3缓存（仓库）紧挨着计算核心（车间）分布在地平面上，车间的数量与仓库的容量必须权衡面积。AMD的3D V-Cache技术则直接在计算芯粒（CCD）的正上方“加盖”一大块缓存芯粒，两者之间用TSV（硅通孔）像“货梯”一样垂直连通起来。

这个“天空仓库”具体是怎么实现的？AMD在Ryzen 7 5800X3D中，把一块64MB的SRAM缓存芯粒通过混合键合技术精确堆叠在CCD上方，缓存芯粒与下方的计算芯粒之间分布了数千个TSV垂直通道，每个通道如同专用货梯，将需要的缓存数据以极低延迟垂直送达计算核心。这样一来，L3缓存总量从32MB一举提升至96MB，而芯片的水平占地面积几乎不变。

缓存带宽与数据通路的计算也清晰地体现了这种垂直架构的优势：

在游戏场景中，“阁楼储物间”立竿见影——5800X3D凭借96MB L3缓存，在《赛博朋克2077》《古墓丽影》等缓存敏感型游戏中实现了平均10%-20%的帧率提升，甚至超越了频率更高但缓存更小的传统旗舰。AMD用垂直堆叠证明了：与其让车间满走廊跑着取货，不如在头顶开个天窗直接吊货。

Bcache=fclk×Wtsv×Ntsv\displaystyle B_{cache}=f_{clk}\times W_{tsv}\times N_{tsv}
缓存带宽等于核心时钟频率乘以TSV位宽再乘以TSV数量，垂直堆叠让可用TSV数量不再受限于芯片水平边缘周长。
  1. 缓存带宽公式带宽是单位时间内能搬运的数据量，由时钟频率、单通道位宽和通道数量三者相乘决定。
    Bcache=fclk×Wtsv×Ntsv\displaystyle B_{cache}=f_{clk}\times W_{tsv}\times N_{tsv}
  2. TSV通孔位宽每个TSV硅通孔可以提供一定的数据位宽，堆叠面积越大能布下的TSV越多。
    Wtsv∝Acache_die\displaystyle W_{tsv}\propto A_{cache\_die}
  3. 延迟收益垂直堆叠缩短了缓存与计算核心的物理距离，降低线延迟。
    Thit=Twire+Ttrench+Tctrl\displaystyle T_{hit}=T_{wire}+T_{trench}+T_{ctrl}

Intel EMIB

如果说AMD选择“向上加盖”，Intel的EMIB（嵌入式多芯片互连桥）则是在“模块之间架栈桥”。现代芯片设计要求多个专业芯粒并排铺在同一块封装基板上协同工作，而封装基板的布线密度远低于硅片内部，直接靠基板走线互连，带宽和延迟都无法满足高性能需求。EMIB的思路是：在基板内部嵌入一小块“硅桥”，像在湍急河流中铺设的一段特制栈桥，让桥两端的两片Die通过高密度微凸点跳上栈桥、实现高速互通。

这块嵌入式硅桥本质是一小片硅片，内部刻满了极其微细的铜布线层，两端各覆盖数百个微凸点。当封装基板制造时，硅桥被精确嵌入基板表层；两片Die组装后，分别通过微凸点与硅桥两端的焊盘对准连接。相比传统方案中横跨整个芯片的大面积硅中介层，EMIB只在其连接的局部区域提供超高密度的互连，因此成本更低、设计更灵活——就像只为两栋楼之间架一座专用的天桥，而非把整个小区都铺满大理石地面。

EMIB的互连密度优势可以量化描述。互连带宽密度（单位边缘长度的数据吞吐率）是衡量桥梁“通行能力”的核心指标：

Intel在Stratix 10 FPGA、Ponte Vecchio GPU中大规模部署了EMIB，能够把计算芯粒、HBM存储堆栈、I/O芯粒灵活拼合。它的精妙之处在于“局部超高速、全局低开销”——既有硅级互连的高带宽，又避免了大面积硅中介层的昂贵成本，堪称模块化建筑中最经济实惠的钢结构栈桥。

DEMIB=Nlane×RlaneLedge\displaystyle D_{EMIB}=\frac{N_{lane}\times R_{lane}}{L_{edge}}
这条公式说明，EMIB的带宽密度由传输线数量、每线速率和可用边缘长度共同决定，嵌入式硅桥让单位边缘长度的传输线数量大幅提升。
  1. 带宽密度定义单位毫米边缘长度上能承载的数据传输速率，是封装互连效率的通用度量。
    D=BtotalLedge\displaystyle D=\frac{B_{total}}{L_{edge}}
  2. 总带宽计算总带宽等于并行传输线数乘以每条线的信号速率。
    Btotal=Nlane×Rlane\displaystyle B_{total}=N_{lane}\times R_{lane}
  3. 高密度布线收益硅桥内部最小线宽/间距远小于有机封装基板，因此相同面积内能容纳更多数据传输线。
    Nlane=WbridgePpitch\displaystyle N_{lane}=\frac{W_{bridge}}{P_{pitch}}

Intel Foveros

如果EMIB是“横向架桥”，Foveros就是“上下盖复式楼”。EMIB解决了平面上两个模块间的高速连接问题，但当多个芯粒需要共享系统I/O、电源管理等功能时，横向铺开会浪费大量基板面积。Foveros技术直接打破了平面限制：它把不同功能的芯粒像盖楼房一样垂直堆叠起来，上下层之间通过TSV垂直贯通，实现真正的3D集成——这在模块化建筑中相当于把客厅、卧室、厨房叠成一栋复式单元，极大压缩了建筑占地面积。

Foveros与传统2.5D封装最本质的区别在于“有源中介层”。传统方案的中介层只是无源的“纯地板”，只负责走线不承担逻辑功能；而Foveros的底层die是有源硅片，可以集成I/O电路、电源管理、时钟分配等系统功能，顶层则堆叠高性能计算逻辑芯粒。以Intel Lakefield处理器为例，顶层采用10nm工艺的计算核，底层采用22nm工艺的I/O芯粒，两层通过TSV和微凸点垂直对接，整颗芯片的封装面积比平面方案减少了近一半。

垂直堆叠带来的功耗密度收益也体现在数学关系上同样的算力下，堆叠结构的占用面积远小于平面结构，使得单位面积内的能效显著提高：

Foveros真正实现了“3D复式楼”的工程化落地，但它也面临散热挑战——楼上楼下的热量容易堆积。为此Intel在设计中引入了背侧供电和微流道散热等配套手段。与EMIB结合后，Intel拥有了“横桥+竖楼”的双维度拼装能力，这也是模块化建筑从二维平面走向三维空间的里程碑。

Earea=PtotalAfootprint=∑iPiAbase_die\displaystyle E_{area}=\frac{P_{total}}{A_{footprint}}=\frac{\sum_{i}P_{i}}{A_{base\_die}}
面积功耗密度等于总功耗除以底面占用面积，3D堆叠让多块功能芯粒“上下铺”共享同一种占地面积，密度优势由此而来。
  1. 面积功耗密度公式衡量单位地板面积上的功耗密度，3D堆叠的核心收益就是压缩A\_footprint。
    Earea=PtotalAfootprint\displaystyle E_{area}=\frac{P_{total}}{A_{footprint}}
  2. 总功耗构成总功耗为堆叠中所有芯粒功耗之和，包括逻辑芯粒和I/O芯粒的动态功耗与静态功耗。
    Ptotal=∑i(Pdyn_i+Pleak_i)\displaystyle P_{total}=\sum_{i}(P_{dyn\_i}+P_{leak\_i})
  3. 垂直连通成本TSV本身带来额外电阻和电容，会引入时延与功耗开销。
    τtsv=RC=ρhtsvAtsv×εAoxtox\displaystyle \tau_{tsv}=RC=\rho\frac{h_{tsv}}{A_{tsv}}\times \varepsilon\frac{A_{ox}}{t_{ox}}

Apple UltraFusion

Apple在Chiplet上的实践选择了一条截然不同的道路：不追求垂直堆叠的技术极限，而是用一座极其宽阔的“玻璃天桥”连接两栋完整的摩天大楼。2022年发布的M1 Ultra芯片由两片M1 Max芯片通过UltraFusion封装技术拼接而成，苹果没有把它们细化拆分成几十个小芯粒，而是把两颗已完成度极高的系统级芯片在封装层直接“双塔合并”。

UltraFusion封装背后的核心是硅中介层。两片M1 Max die并排坐在一块大型硅中介层上，中介层内部铺设超过10000条极细的金属连线，通过高密度微凸点把两片Die的数据通路一一对接。苹果在宣传中给出的互联带宽是2.5TB/s——这个数字是当时主流多芯片互连带宽的十倍以上，而延迟却低到让操作系统完全感知不到“这是两颗芯片”，M1 Ultra对外呈现为一个拥有20核CPU、64核GPU的单一SoC。

UltraFusion的互联总带宽同样遵循清晰的数学关系：

从建筑学角度看，Apple的方案像“双子塔”——与其把大楼拆成碎块重新组装，不如直接建两栋完整的大楼再用最宽的天桥连接。这种做法牺牲了一定的结构灵活性，但换来了极低的互连延迟和极高的生态成熟度。对于不需要极致细分颗粒度的场景，UltraFusion的“少拆多连”反而在能耗与工程复杂度上取得了最优雅的平衡。

Btotal=Rdata×Wbus×Nch\displaystyle B_{total}=R_{data}\times W_{bus}\times N_{ch}
总带宽等于每通道数据速率乘以总线位宽乘以通道数，硅中介层能同时提供极宽的物理位宽与极多的并行通道数。
  1. 总带宽公式互联带宽由三要素乘积决定：单通道速率、总线位宽、并行通道数量。
    Btotal=Rdata×Wbus×Nch\displaystyle B_{total}=R_{data}\times W_{bus}\times N_{ch}
  2. 硅中介层拓宽总线硅中介层的最小线宽远小于有机基板，能在同一横截面上容纳数千根并行走线。
    Wbus=Nline×Wline\displaystyle W_{bus}=N_{line}\times W_{line}
  3. 能效比意义UltraFusion的低延迟使两个Die共享内存一致域，片间通信开销接近片内。
    Tavg_latency≈Tlocal+Tinterposer≪Tpackage\displaystyle T_{avg\_latency}\approx T_{local}+T_{interposer}\ll T_{package}

封装工艺对比

当我们把AMD、Intel、Apple三家“建筑事务所”的方案放到一起对比，就能清晰地看到Chiplet封装工艺的两大坐标轴：平面维度（2.5D） 与 垂直维度（3D）。2.5D封装把所有Die平铺在一个共享的中介层上，像是一个“平面小区”，楼与楼之间通过地面道路网连接；3D封装则直接把Die上下堆叠，像“立体街区”，上下楼层之间通过垂直电梯（TSV）连接。AMD的3D V-Cache和Intel的Foveros属于垂直堆叠路线，而Intel EMIB和Apple UltraFusion本质上是2.5D路线的差异化改良。

中介层类型是区分各家方案的另一把标尺。Apple用的是完整的大面积硅中介层——性能最好但成本高企，如同一大片昂贵的大理石广场；Intel EMIB用的是嵌入式微型硅桥——只铺关键道路，成本更低如同“重点路段架桥”；AMD在3D V-Cache中则直接使用混合键合技术让缓存Die和计算Die面对面贴合，省去了独立介质层。三种路线各有优劣：

| 方案 | 维度 | 互连介质 | 带宽密度 | 成本 | 成熟度 |

|------|------|----------|----------|------|--------|

| AMD 3D V-Cache | 3D | 混合键合+TSV | 极高 | 中 | 已量产 |

| Intel EMIB | 2.5D | 嵌入式硅桥 | 高 | 中低 | 已量产 |

| Intel Foveros | 3D | 有源中介层+TSV | 高 | 高 | 已量产 |

| Apple UltraFusion | 2.5D | 大面积硅中介层 | 极高 | 极高 | 已量产 |

良率与散热是横在所有Chiplet方案面前的共同关卡。良率方面，硅中介层面积越大，中介层本身产生缺陷的概率也越高，这在一定程度上抵消了Chiplet拆分带来的良率优势；散热方面，3D堆叠让热源在垂直方向重叠，热流路径更复杂，需要更先进的散热方案。整体封装成本可以建模为各项成本之和：

回看三家的选择：AMD靠垂直堆叠加最少的基础设施改动，Intel用“桥+楼”双组合追求工程弹性，Apple则用最贵的中介层换取最无缝的用户体验。封装工艺没有绝对优劣，只取决于在成本、性能、功耗维度上的取舍。

Ctotal=Cdies+Csubstrate+Cinterconnect+Cassembly+Ctest\displaystyle C_{total}=C_{dies}+C_{substrate}+C_{interconnect}+C_{assembly}+C_{test}
总封装成本等于各小芯粒成本、基板成本、互连介质成本、组装成本与测试成本之和，不同方案在这五项上的权重差异悬殊。
  1. 总成本构成Chiplet方案的成本不是单一Die成本，而是五大环节的累加。
    Ctotal=Cdies+Csubstrate+Cinterconnect+Cassembly+Ctest\displaystyle C_{total}=C_{dies}+C_{substrate}+C_{interconnect}+C_{assembly}+C_{test}
  2. 成本权衡逻辑EMIB用微型硅桥替代大面积中介层，降低C\_interconnect；但增加了组装对准精度要求，推高C\_assembly。
    CinterconnectEMIB≪CinterconnectSi_interposer\displaystyle C_{interconnect}^{EMIB}\ll C_{interconnect}^{Si\_interposer}
  3. 测试成本上升多芯粒方案需要每颗芯粒先裸片测试再进行封装测试，测试环节在各芯粒上的叠加超过单芯片方案。
    Ctestchiplet=∑i=1NCtest_die_i+Ctest_pkg\displaystyle C_{test}^{chiplet}=\sum_{i=1}^{N}C_{test\_die\_i}+C_{test\_pkg}

互联协议标准

Chiplet的模块化建筑若没有统一的“建筑规范”，那么A公司造的预制楼板就无法与B公司的楼梯对接。早期各家Chiplet互连都是私有协议：AMD用Infinity Fabric，Intel用AIB（高级接口总线），Apple的UltraFusion更是全封闭。这种各自为政的状态让Chiplet生态难以规模化——就像每个城市都有自己的电压标准，家电厂商根本无法大规模生产。

2022年3月，Intel牵头联合AMD、Arm、台积电、三星等业界巨头成立了UCIe（通用Chiplet互连标准）联盟，目标是定义一套开放的Chiplet互连协议栈，让不同厂商制造的芯粒能像USB设备一样“即插即用”。UCIe标准从物理层、链路层到协议层做了完整分层定义，物理层基于SerDes差分信号或标准并行接口，支持封装内die到die的短距高速互连，协议层则对接PCIe、CXL等成熟生态，使Chiplet模块可以无缝融入现有计算系统。

UCIe标准的带宽演进呈现清晰的代数增长规律。每一代标准都通过提升每引脚速率和增加引脚密度来实现带宽翻倍：

UCIe的出现意味着Chiplet从“建筑事务所自己画图施工”迈向“全行业共享建筑规范”。它打破了AMD、Intel、Apple三家的私有围墙，让第三方芯粒供应商可以专注于制造最强性能的“预制模块”，再通过标准接口灵活插入任何计算系统中。生态开放带来的长尾效应，将远超任何一家公司的私有协议能创造的价值。

BUCIe=Rbump×Warch×Nlayer\displaystyle B_{UCIe}=R_{bump}\times W_{arch}\times N_{layer}
UCIe互连带宽等于每凸点数据速率乘以架构位宽再乘以互连层数，标准化的意义在于让这个公式适用于任何厂商的芯粒组合。
  1. UCIe带宽公式三个因子分别代表单通道速度、并行架构宽度和3D互连的层数增强。
    BUCIe=Rbump×Warch×Nlayer\displaystyle B_{UCIe}=R_{bump}\times W_{arch}\times N_{layer}
  2. 每凸点速率每一代封装工艺通过材料与电路优化提升单个微凸点的信号速率。
    Rbump=Bper_pinTbit_period\displaystyle R_{bump}=\frac{B_{per\_pin}}{T_{bit\_period}}
  3. 架构位宽的标准化UCIe定义了标准互连位宽（如x16、x64等），让不同芯粒的互连总能对齐。
    Warch∈{16,32,64,128}\displaystyle W_{arch}\in\{16,32,64,128\}

AI芯片影响

Chiplet这套模块化建筑哲学对AI芯片设计的影响，堪称一场“供给侧革命”。AI大模型的参数规模正在以惊人速度膨胀——从GPT-3的1750亿参数到GPT-4传闻的数万亿参数——单个晶圆极限尺寸内的计算与存储容量已经无法满足需求。Chiplet技术让AI芯片可以像搭积木一样扩展：需要更多算力就多拼几块计算芯粒，需要更大带宽就加挂HBM存储堆栈，需要灵活I/O就接上高速接口芯粒。

在AI加速器设计实践中，Chiplet的灵活组合特性解决了传统ASIC设计的“二分法困境”——设计者不必再为一种应用场景做出硬件资源的终极裁决。训练芯片可以组合高密度计算芯粒与超大容量HBM；推理芯片则可以牺牲部分算力换取更低的功耗与更小的物理尺寸。这种“白菜单点餐”式配置极大缩短了AI芯片的迭代周期，同时通过重复利用成熟的芯粒模块，大幅摊薄了单颗ASIC的NRE（一次性工程）成本。

对算力扩展的估算体现出Chiplet的“拼接哲学”——系统总计算能力随芯粒数量近似线性扩展，而单芯片方案却受限于光罩尺寸：

对于国内芯片产业而言，Chiplet更是一条宝贵的“弯道超车”路径——先进制程受制于外部环境时，通过成熟制程制造多个芯粒、再用先进封装互联，同样能构建出性能可观的AI芯片。这就像在缺乏大型整体钢材的情况下，通过模块化预制和精密拼接，同样能搭建出摩天大楼。AI芯片的未来，注定属于那些最擅长“模块化拼装”的建筑师。

Ptotal=Ncompute_dies×Psingle_die×ηinterconnect\displaystyle P_{total}=N_{compute\_dies}\times P_{single\_die}\times \eta_{interconnect}
总算力等于计算芯粒数量乘以单芯粒算力再乘以互连效率因子，互连效率反映芯粒间协同工作时因通信损耗而损失的算力百分比。
  1. 总算力公式Chiplet系统的算力扩展逻辑，N为可叠加的计算芯粒数。
    Ptotal=N×Psingle_die×η\displaystyle P_{total}=N\times P_{single\_die}\times \eta
  2. 互连效率η小于1，因为跨芯粒访问需要额外延迟，设计者需要把频繁交换数据的模块尽量放在同一芯粒内。
    η=11+α×Tcross_die×fcomm\displaystyle \eta=\frac{1}{1+\alpha\times T_{cross\_die}\times f_{comm}}
  3. 面积可扩展性Chiplet系统的总面积不再受单个光罩面积限制。
    Atotal_system=∑Achiplets≫Areticle_limit\displaystyle A_{total\_system}=\sum A_{chiplets}\gg A_{reticle\_limit}

AI 应用场景

云端AI推理服务器CPU选型

阶段：模型推理与部署

解决的问题：大语言模型推理时存在严重的“内存墙”瓶颈——模型参数动辄数百GB，传统CPU的L3缓存太小，推理时大量参数从DDR内存反复搬运，延迟高、功耗大。AMD的3D V-Cache技术在Genoa-X服务器CPU中把L3缓存提升至768MB，能显著提高推理吞吐量并降低每token能耗。

具体案例：某云服务商在Llama 2 70B模型推理服务中，将AMD EPYC 9684X（3D V-Cache版本）与普通EPYC对比测试，发现缓存敏感型推理负载的吞吐量提升超过40%，每百万token的成本下降约25%，同时减少了对昂贵HBM容量的依赖。

数据中心AI加速卡的多芯粒设计

阶段：AI芯片前端设计与架构选型

解决的问题：单芯片AI加速卡面积逼近光罩极限时良率骤降、成本飙升。采用Chiplet方案，把计算芯粒、HBM接口芯粒、I/O芯粒分别制造再通过EMIB或UCIe标准拼接，能以更高良率和更低成本构建百TOPS级算力加速卡。

具体案例：某AI芯片初创公司设计了一款基于UCIe标准的Chiplet推理加速卡：四颗28nm工艺计算芯粒通过标准die-to-die接口连接，配合两颗12nm HBM控制器芯粒，总成本仅为等效单芯片方案的三分之一，性能却达到后者的60%以上，且迭代周期缩短一半。

端侧AI能效优化

阶段：端侧模型部署与硬件规划

解决的问题：端侧AI设备对功耗和面积极其敏感，整块SoC难以兼顾CPU、GPU、NPU的差异化工艺需求。通过Chiplet思路，把NPU按需封装集成到手机SoC或边缘设备中，实现“按应用按需组合”——Apple的M系列UltraFusion成功经验证明，高带宽Chiplet拼接能让端侧设备获得越级算力。

具体案例：某智能驾驶公司借鉴UltraFusion思路，将两颗40TOPS的NPU芯粒通过硅桥封装拼接，构成80TOPS的计算模组，用于L2+级自动驾驶域控制器。相比单颗80TOPS芯片，该方案良率提升30%、峰值算力功耗比优化18%。

Python 演示

python66 行
"""Chiplet 良率与成本估算模拟器对比单芯片方案与 Chiplet 拆分的良率/成本表现""" import math  def murphy_yield(area_cm2, defect_density, alpha=0.5):    """Murphy 良率模型：Y = ((1 - exp(-AD)) / (AD))^2"""    ad = area_cm2 * defect_density * alpha    if ad < 1e-9:        return 1.0    return ((1.0 - math.exp(-ad)) / ad) ** 2  def chiplet_yield(sub_areas, defect_density):    """多芯粒方案的总体良率 = 各芯粒良率之积"""    overall = 1.0    for area in sub_areas:        overall *= murphy_yield(area, defect_density)    return overall  def cost_per_die(wafer_cost, die_area_cm2, yield_rate, dies_per_wafer=80):    """每颗有效芯片的制造成本估算"""    return wafer_cost / (dies_per_wafer * die_area_cm2 / 10.0 * yield_rate + 1e-9)  def compare_schemes(total_area_cm2=8.0, defect_density=0.3,                    wafer_cost=5000.0, split_parts=4):    print("=" * 56)    print("Chiplet 良率/成本模拟 | 总Die面积 = {:.1f} cm²".format(total_area_cm2))    print("缺陷密度 = {:.1f} /cm² | 晶圆成本 = ${:,.0f}".format(        defect_density, wafer_cost))    print("=" * 56)     mono_yield = murphy_yield(total_area_cm2, defect_density)    sub_area = total_area_cm2 / split_parts    chiplets_yield = chiplet_yield([sub_area] * split_parts, defect_density)     mono_cost = cost_per_die(wafer_cost, total_area_cm2, mono_yield)    chiplet_cost = cost_per_die(wafer_cost, total_area_cm2,                                chiplets_yield) * 1.25     print("\n[1] 单芯片方案（Monolithic）")    print("    良率: {:.1f}%".format(mono_yield * 100))    print("    单颗成本(含晶圆): ${:,.2f}".format(mono_cost))     print("\n[2] Chiplet方案（拆成{}块）".format(split_parts))    print("    单芯粒面积: {:.2f} cm²".format(sub_area))    print("    总体良率: {:.1f}%".format(chiplets_yield * 100))    print("    单颗成本(含封装+25%): ${:,.2f}".format(chiplet_cost))     saving = (1 - chiplet_cost / mono_cost) * 100    print("\n[结论] Chiplet 成本变化: {:+.1f}%".format(saving))    if saving > 0:        print("       -> Chiplet 显著降低制造成本，值得采用")    else:        print("       -> 封装/互连开销过高，Chiplet 不划算")    return mono_yield, chiplets_yield, mono_cost, chiplet_cost  if __name__ == "__main__":    compare_schemes(total_area_cm2=8.0, defect_density=0.3,                    wafer_cost=5000.0, split_parts=4)
目的：用Murphy良率模型模拟单芯片与Chiplet方案的良率差异和成本变化，帮助半导体工程师量化评估拆分策略的价值。
  1. def murphy_yield(area_cm2, defect_density, alpha=0.5):定义Murphy良率模型，缺陷密度、面积与良率呈非线性关系
  2. (((1.0 - math.exp(-ad)) / ad) ** 2)Murphy模型的数学表达式，小面积时良率接近1，大面积时急剧衰减
  3. for area in sub_areas:Chiplet成品率的关键计算：每颗小芯粒独立算良率再相乘
  4. overall *= murphy_yield(area, defect_density)乘法累加，这就是“化整为零快乐乘积”的代码表达
  5. chiplet_cost * 1.25给Chiplet方案加上25%的封装与互连开销，模拟实际工程中组装环节的额外成本
  6. saving = (1 - chiplet_cost / mono_cost) * 100判断Chiplet在经济上是否划算的核心判据
  7. if __name__ == "__main__":Python标准入口，确保模块被导入时不会自动执行模拟

常见误区

误区“Chiplet把大芯片拆小了，良率提高了，所以肯定更省钱。那我以后所有芯片都用Chiplet做。”

正解Chiplet的收益取决于拆分后良率提升与封装互连成本之间的“拔河比赛”。就像预制菜确实省去了洗菜切菜的人工成本，但打包盒和配送费也可能让总价更贵。上述Python模拟显示，当缺陷密度较低（工艺成熟）时，单芯片良率本来就不差，加上Chiplet的封装、测试、互连开销后反而更贵。必须用数据模拟在具体缺陷密度、面积和封装成本下才能判断谁更划算。

为何常见：媒体在宣传Chiplet时过度放大了“提升良率”这个优点，却往往忽略了先进封装本身的成本，容易让初学者形成“拆分=省钱”的直觉误区。

误区“3D V-Cache就是普通缓存放在CPU旁边，容量大了性能自然就好了，没什么先进工艺难度。”

正解真正难的是堆叠本身。AMD要把缓存Die直接粘在计算Die上方，两层之间需要数万个TSV硅通孔精准对准，且采用混合键合技术在无焊料的情况下实现分子级键合，对准精度要求达到微米以内——这相当于把两张布满数万个接口的电路板，以相当于头发丝千分之一的精度垂直贴合。还要额外解决堆叠后的散热、应力管理和产能良率问题。3D V-Cache是业界首款大规模量产的游戏级3D堆叠缓存，工艺含金量极高。

为何常见：从产品宣传上看，用户只看到“L3缓存从32MB变96MB”的指标变化，无法直观感知封装工艺的实现难度，容易把堆叠等同于“扩容”。

误区“EMIB和Foveros都是Intel的Chiplet连接技术，那应该就是同一样东西换了个名字吧？”

正解两者解决的是不同维度的连接问题。EMIB是平面内的高密度桥接，相当于在河上架一座桥连接河两岸的建筑；Foveros是垂直方向的3D堆叠，相当于把两栋楼上下叠成一栋。EMIB的桥是嵌入封装基板的被动硅片，只负责局部水平互连；Foveros的底层是有源硅片，可以集成I/O和电源功能，通过TSV实现垂直载人。Intel最新的芯片往往同时使用EMIB和Foveros——“横桥+竖楼”双管齐下，缺一不可。

为何常见：很多人听说Intel有两大封装技术，潜意识里觉得同一个公司出的类似技术应该是一回事，而忽略了“2D桥接”和“3D堆叠”在结构原理上的本质区别。

误区“每家公司都有自己的Chiplet方案，AMD用Infinity Fabric，Intel用EMIB，大家各自用私有协议就好，反正也互不相通。”

正解这种“闭关锁国”恰恰是阻碍Chiplet规模化的最大瓶颈。如果一个客户想从A厂商买个计算芯粒、从B厂商买个HBM接口芯粒、再配上自研NPU芯粒组合成AI加速卡，没有统一互连标准就无法让这些模块正常通信。UCIe的诞生就是为解决这个问题——它定义了从物理层到协议层的统一规范，让不同厂商的芯粒像USB设备一样互认互通。标准化的连接规范才是Chiplet生态真正起飞的跑道。

为何常见：人们习惯了自家技术自成一体的现状，没有从“产业链分工”的角度理解Chiplet的长期图景——只有当模块可以自由组合时，模块化建筑的市场价值才能真正释放。

误区“Chiplet是CPU巨头们的封装游戏，我们做AI芯片的直接用单芯片方案就够了。”

正解恰好相反，AI芯片是Chiplet最大的受益者。大模型的算力需求远超单芯片物理极限，而Chiplet让AI加速器可以“按需点单”——计算芯粒、HBM存储芯粒、I/O芯粒各自独立制造再拼装，突破光罩面积限制的同时还能混用不同工艺节点。NVIDIA H100已经采用HBM堆叠与CoWoS封装，国内AI芯片公司也在积极采用Chiplet路线避开先进制程限制。对AI芯片而言，Chiplet不是可选项，而是面向大模型算力竞争的必答题。

为何常见：芯片行业的信息茧房——专注数字电路的人很少接触封装工艺资讯，容易把Chiplet归为“封装厂的事情”，忽略了它在系统架构层面带来的算力、成本、时延的全局优化空间。

面试题

Q1. AMD 3D V-Cache 实现缓存芯粒与计算芯粒垂直堆叠的关键技术是什么？

单选题 · easy

  • A.铜引线键合
  • B.TSV硅通孔← 正确答案
  • C.电磁耦合
  • D.光纤互连

答案：B。TSV（硅通孔）是垂直堆叠中让信号在上下层Die之间穿行的核心通道，相当于“垂直货梯”。铜引线键合用于传统封装引线互联，电磁耦合和光纤互连不是当前Chiplet堆叠的主流方式。

Q2. Intel EMIB 结构中嵌入的是什么？

单选题 · easy

  • A.大面积硅中介层
  • B.有机封装基板
  • C.小面积嵌入式硅桥← 正确答案
  • D.玻璃转接板

答案：C。EMIB是在封装基板中嵌入小块高密度硅桥，只在其连接的局部区域提供超高速互连通道，相当于“局部架栈桥”。它刻意区别于覆盖整个芯片的大面积硅中介层，以达到成本和性能的平衡。

Q3. Intel Foveros 与传统2.5D封装的最大区别是？

单选题 · mid

  • A.使用有机基板
  • B.底层为无源中介层
  • C.底层为有源硅片且可堆叠← 正确答案
  • D.采用球栅阵列封装

答案：C。Foveros的关键创新是“有源中介层”——底层Die本身集成了I/O、电源管理等有源电路，而非传统2.5D封装中的无源硅中介层。这使得系统功能可以在垂直方向布局，大幅压缩封装面积。

Q4. Apple UltraFusion 的双Die互连带宽达到多少？

单选题 · mid

  • A.500 GB/s
  • B.1.0 TB/s
  • C.2.5 TB/s← 正确答案
  • D.10 TB/s

答案：C。Apple官方公布M1 Ultra的UltraFusion互连带宽为2.5TB/s，通过硅中介层内超过一万条微细连线实现。500GB/s和1TB/s都是当时传统多芯片互连的水平，10TB/s则尚未在任何量产消费芯片中实现。

Q5. Chiplet拆分的总体良率如何计算？

单选题 · easy

  • A.各芯粒良率之和
  • B.最小芯粒的良率
  • C.各芯粒良率之积← 正确答案
  • D.最大芯粒的良率

答案：C。Chiplet总体良率等于所有子芯粒良率相乘的积，因为每个芯粒独立制造、独立测试，任何一颗有缺陷都导致整个系统失效，所以是“快乐的乘积”。这是Murphy良率模型在多芯粒场景的自然延伸。

Q6. 下列关于EMIB与Foveros的说法正确的有？

多选题 · mid

  • A.EMIB属于2D平面互连技术← 正确答案
  • B.Foveros属于3D垂直堆叠技术← 正确答案
  • C.EMIB和Foveros是互相替代关系
  • D.二者可以配合用于同一颗芯片← 正确答案

答案：ABD。EMIB是2D平面上的高密度桥接，Foveros是3D垂直堆叠，二者解决不同维度的连接问题，不互相排斥。Intel在Ponte Vecchio等产品中同时使用EMIB和Foveros实现“横桥+竖楼”的组合方案。

Q7. 假设某芯片拆分成4颗等面积芯粒，单芯粒良率为90%，全部芯粒必须同时合格系统才能工作，系统良率是多少？

单选题 · hard

  • A.90%
  • B.65.6%← 正确答案
  • C.81%
  • D.45%

答案：B。0.9的4次方约等于0.656，即65.6%。系统良率是所有芯粒良率的乘积，4颗90%良率的芯粒组合后系统良率反而低于单颗。这正是Chiplet降低单颗Die面积以提升单芯粒良率、从而让乘积保持高位的原因。

Q8. UCIe标准主要解决什么问题？

单选题 · mid

  • A.制定Chiplet外形尺寸
  • B.统一Chiplet互连协议栈← 正确答案
  • C.定义TSV钻孔工艺参数
  • D.规范3D缓存测试方法

答案：B。UCIe从物理层到协议层定义了一整套开放的Chiplet互连规范，目标是让不同厂商制造的芯粒能够互相插拔通信，像USB一样即插即用。它不关心具体封装尺寸或TSV钻孔工艺，那是各制造厂的技术细节。

Q9. 与单片大芯片相比，Chiplet方案的优势包括？

多选题 · hard

  • A.降低单个Die制造良率压力← 正确答案
  • B.支持不同芯粒采用不同工艺节点← 正确答案
  • C.减少封装面积和互连功耗
  • D.允许多芯粒组合突破光罩面积上限← 正确答案

答案：ABD。Chiplet把大芯片拆小，降低每个制造的Die面积从而提升单芯粒良率；不同功能芯粒可选用最适合的工艺；多芯粒总面积不受光罩尺寸限制。但它并不自动减少封装面积和总互连功耗，C选项需要视具体互联方案而定。

Q10. 下列哪些是AMD 3D V-Cache带来的实际收益？

多选题 · easy

  • A.L3缓存容量显著增加← 正确答案
  • B.游戏帧率大幅提升← 正确答案
  • C.芯片水平面积大幅缩小
  • D.缓存敏感型负载性能改善← 正确答案

答案：ABD。3D V-Cache把L3从32MB提升至96MB，缓存敏感型游戏和应用命中率大增，帧率提升明显。芯片水平面积基本不变（缓存垂直堆叠而非横向扩展），所以C选项错误——这正是3D堆叠的价值：不加占地却扩容量。